基于DSP Builder的通用调制信号发生器设计

介绍了基于2ASK,2FSK,BPSK,MSK和64QAM等多种通用调制器的调制原理,并提出了一种基于DDS技术的调制方式,然后在DSP Builder上进行系统设计与仿真,经验证该系统可以成功实现多模式信号调制功能,并且具有较好的可扩展性和灵活性。最后用FPGA实现,并用SignalTapII进行硬件验证。

混沌吸引子的DSP Builder设计方法

为了克服模拟电路混沌系统设计易受外界条件影响,提出了一种基于DSP Builder设计混沌吸引子的方法。以整数阶Jerk混沌系统为例,采用一阶数字差分算法使混沌系统离散化,利用Matlab/Simulink中的DSP Builder工具箱设计了一个混沌电路模型。仿真结果表明,DSP Builder下与Matlab下仿真结果基本一致,这为混沌系统的数字化设计提供了新的思路。

基于DSP Builder的DDS设计及其FPGA实现

直接数字合成器(DDS)具有较高的频率分辨率,可以实现频率快速切换,并且在频率改变时能保持相位的连续,很容易实现频率、相位和幅度的数字调制。从DDS的原理出发,介绍了一种基于DSP Builder查找表结构的DDS设计,并通过QuartusⅡ完成对FPGA器件的配置下载过程。可编程逻辑器件具有器件规模大、工作速度快及可编程的硬件特点,非常适合用来实现DDS。

从Simulink模型自动生成VHDL代码——基于DSP Builder的FPGA设计流程

介绍了基于 Altera提供的 DSP Builder开发工具从 Simulink模型自动生成 VHDL 代码的一种新的 F PGA设计流程 ,并基于此流程实现了一个 7阶 F IR数字低通滤波器。

基于Dsp Builder的DDS实现及其应用

针对基于FPGA的DSP技术,论文提出了一种基于DspBuilder的DDS模块化设计方案,由设计出的基本DDS模块产生了2PSK、2FSK信号,仿真结果显示该DDS频率及相位可灵活调整,具有较高的频率分辨率,能够实现频率及相位的快速切换。

分数阶混沌系统的DSP Builder设计方法

为了克服模拟电路分数阶混沌系统设计易受外界条件影响,提出了一种基于DSP Builder设计分数阶混沌系统的方法.以分数阶Jerk系统为例,采用一种数字差分算法设计混沌系统,分析了分数阶混沌系统的动力学特性.仿真结果表明,分数阶混沌系统的DSP Builder设计方法是一种有效的分析方法,这为分数阶混沌系统的数字设计提供了新的思路.

基于MATLAB和Dsp Builder的电网信号FIR滤波器设计

针对FIR数字滤波器的基本原理和结构特点,利用DSP Builder技术,将MatLab/Simulink设计工具和QuartusⅡ有效的结合起来,根据电网谐波分析的要求设计了64阶低通FIR滤波器,对该滤波器的性能进行了仿真,并将设计下载到FPGA中进行了硬件测试,测试结果表明:采用该方法设计FIR滤波器简单易行,可缩短设计进程,设计出的滤波器的性能稳定可靠,达到了预期目标。

基于Matlab/DSP Builder任意波形信号发生器的两种设计

根据传统型任意波形信号发生器和基于DDS任意波形信号发生器的设计原理,采用Matlab/DSP Builder的建模方法,在DSP Builder平台上完成两种原理的系统建模和仿真,并用SignalCompiler工具对模型进行编译,产生QuartusⅡ能够识别的VHDL源程序,并通过FPGA芯片EP2C8Q208C来实现,最后用SignalTapⅡ进行硬件测试。经系统仿真和硬件测试,证明两种设计方法的正确性。比较传统的硬件描述语言建模,该方法设计简单、修改方便、成本低、不涉及到任何编程,对硬件理论知识要求不高,实现起来容易。

基于DSP Builder的14阶FIR滤波器的设计

数字滤波器在数字信号处理的各种应用中有着广泛的应用。数字滤波器既可以是有限长单脉冲响应(FIR)滤波器也可以是无限长单脉冲响应(IIR)滤波器。通过两者特点的比较,按照Matlab/Simulink/DSP Builder/QuartusⅡ的流程,设计了一个14阶的FIR滤波器,并进行了相关仿真,提出了一种在实际硬件中测试的方法,从而验证了采用DSP Builder实现滤波器设计的硬件化的独特优势。

基于DSP Builder的脑电信号小波处理

针对脑电信号非平稳性特点,利用小波变换对采集到的脑电信号进行滤波处理。然而小波变换巨大的计算量限制其在高速实时信号处理领域的应用,FPGA器件兼具并/串行工作方式,具有较高的并行计算能力,在现场数字信号处理领域具有较强的实时性。提出基于FPGA的小波变换系统设计方法,首先利用DB2小波对脑电信号按Mallat算法进行分解,然后采用小波重构算法去噪。试验结果表明,运用小波分解重构算法,可以对脑电信号进行实时滤波。

基于DSP Builder的分布式算法的FIR数字低通滤波器设计

针对利用现场可编辑门阵列(FPGA)设计有限长冲击响应(FIR)数字滤波器中如何降低硬件资源消耗、提高硬件资源利用率的问题,提出一种改进的分布式算法。该算法是将固定系数的FIR滤波器系统单位脉冲响应事先存储在查找表中,利用搜索查找表得到运算结果,而不是使用传统的硬件方式来实现乘累加运算。介绍了以Altera公司的DSP Builder软件作为设计18阶FIR数字低通滤波器设计工具的具体流程和方法。通过Simulink和硬件在环(HIL)模块的引入,将设计模块下载到FPGA,进行软硬件协同仿真,给出滤波器的性能指标的实测结果。实测结果表明,所设计的18阶分布式算法低通滤波器截止频率为5.6 k Hz,带内波动:<0.5 d B,带外抑制:>18 d B,消耗的逻辑单元数量仅为442个较同阶的传统数字滤波器小一个数量级。因此,利用分布式算法设计的滤波器不仅其性能指标能够满足设计要求,对硬件资源的使用效率也有极大的改善。

基于DSP Builder的ADPCM算法实现

本文对ADPCM编解码原理进行了分析,并针对语音记录系统的特点,对标准ADPCM编解码系统进行了简化。提出了一种适合语音记录系统的16kbps的ADPCM语音编解码方案,并利用DSPBuilder实现了该编解码方案。

基于DSP Builder的语音端点检测的实现

介绍了一种基于能量变迁的语音端点检测方法以及如何用DSP Builder实现该方法的硬件电路设计.设计时采用了查表、多时钟频率设计和有限状态机的方法提高运算速度,简化硬件结构.通过仿真和FPGA验证结果表明,该方法可以有效的检测出语音信号的起点和终点,动态分帧的结构可以满足嵌入式系统的实时性要求.

基于DSP Builder的16阶FIR滤波器实现

现场可编程门阵列(FPGA)器件广泛用于数字信号处理领域,而使用VHDL或VerilogHDL语言进行设计的难度较大。提出一种采用DSP Builder实现FIR滤波器的设计方案,按照Matlab/Simulink/DSP Builder/Modelsim/QuartusⅡ的设计流程,设计一个16阶的FIR低通滤波器,并完成了软硬件的仿真与验证。结果表明,该方法简单易行,可满足设计要求,它验证了采用DSP Builder实现滤波器设计的独特优势。

基于DSP Builder的视觉目标跟踪实现

提出了一种基于FPGA的DSP Builder目标跟踪设计方法,通过对Mean Shift目标跟踪算法进行并行设计,在兼顾系统模型复杂性和FPGA硬件资源成本的基础上,提高了目标跟踪的实时性。实验结果证明,目标跟踪的实时性与系统模型设计的并行程度成正比,所设计的系统基本能够满足高速视觉目标跟踪的实时性要求。

基于DSP Builder的电子技术仿真实验平台

为解决电子技术课程学时少、实验量大,学生对系统级通信知识了解少而难于建立模型的问题,提出一种基于DSP Builder的电子技术仿真实验平台的设计方法。以FSK调制器、幅度调制信号发生器和移相信号发生器为例,分别在该仿真实验平台建立模型并利用DSP Builder软件进行系统仿真,最终转换为硬件语言模块下载到硬件中,利用FPGA中的逻辑分析仪再次验证移相信号发生器设计的结果。在算法级系统设计方面,该仿真实验平台易于建立模型,实现简单,有利于学生对电子技术知识的掌握,增强自主学习能力。

利用DSP Builder设计直序扩频通信系统

分析了直接序列扩频原理，着重介绍了在DSPBuilder平台上对直序扩频系统的建模，同时对比了系统的Simulink仿真结果和MODELSIM仿真结果。比较传统的硬件描述语言建模，该方法设计简单，提高了设计效率。

基于DSP Builder的JPEG静态图像压缩算法的实现

利用Altera公司提供的数字信号处理开发工具DSP Builder和现代DSP技术,在Matlab/Simulink环境中建立了JPEG算法模型,并进行了仿真验证,最后将编译代码下载到硬件上进行了在线调试。

基于DSP Builder的DDS设计与应用

直接数字频率合成技术在数字通信系统中被广泛采用。在研究直接数字频率合成技术基本原理的基础上,利用FPGA的DSP开发工具DSP Builder对直接数字频率合成器进行了建模设计,并将其应用在数字调制系统中,通过仿真分析证明了这种设计方法的正确性和实用性。

基于DSP Builder数字信号处理器的FPGA设计

针对使用硬件描述语言进行设计存在的问题,提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程,设计了一个12阶FIR低通数字滤波器,通过Quartus时序仿真及嵌入式逻辑分析仪SignalTapⅡ硬件测试对设计进行了验证。结果表明,所设计的FIR滤波器功能正确,性能良好。