双端口SRAM抗写干扰结构的优化设计

针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

基于双MCU与双端口SRAM的高速传感系统设计

随着半导体设备的广泛使用,对传感器测量系统的需求也大大增加,传统的传感器测量系统将MCU(微控制单元)与传感器组合使用,用于实时采集、处理和分析数据,但是受限于存储容量、处理速度、测量精度等无法满足高速实时处理数据的需求。基于此,设计了一种基于双端口SRAM的高速传感系统,使用双MCU结合双端口SRAM结构实现更高的数据吞吐量和更快的处理速度。测试表明,在相同主频和相似程序工作流程下,双MCU传感系统比单MCU传感器测量系统的工作时间更快,且双MCU系统完成相同工作所需的时间随着芯片的主频的降低,差距成倍增加。研究结果为采用低主频芯片实现高实时性响应系统提供了思路。

抗单粒子翻转的双端口SRAM定时刷新机制研究

在空间辐射环境下,存储单元对单粒子翻转的敏感性日益增强。通过比较SRAM的单粒子翻转效应相关加固技术,在传统EDAC技术的基础上,增加少量硬件模块,有效利用双端口SRAM的端口资源,提出了一种新的周期可控定时刷新机制,实现了对存储单元数据的周期性纠错检错。对加固SRAM单元进行分析和仿真,结果表明,在保证存储单元数据被正常存取的前提下,定时刷新机制的引入很大程度地降低了单粒子翻转引起的错误累积效应,有效降低了SRAM出现软错误的概率。

嵌入式双端口SRAM可编程内建自测试结构的设计

分析了嵌入式双端口SRAM的故障模型,并在此基础上提出了一种新型的针对嵌入式双端口SRAM的BIST结构；它能够有效地测试双端口SRAM,通过使用新型的指令格式能够减少指令数据量和测试时间。

一种显示控制与驱动芯片中的高速双端口SRAM设计

文章详细描述了一种集成在OLED显示控制驱动芯片中的双端口SRAM的设计,从电路和版图两方面对SRAM的核心部分进行了详细描述,并且设计了一种可用于OLED显示控制驱动芯片中的96×64×16位的双端口SRAM,最后给出了测试结果,验证了设计的正确性。

基于双处理器和双口SRAM的高速图形LED屏

介绍了一种基于双处理器和双口SRAM的高速图形LED屏的硬件和软件。该系统采用两片单片机分别负责显示扫描和图形变换 ,两者通过双口SRAM连接 。

在双端口SRAM中实现同步硬件原语

在多处理器并行环境中,必须通过同步机制保证系统的一致性。硬件实现同步原语能大大减小系统开销,提高同步可靠性。本文介绍了如何在双端口SRAM中实现同步硬件原语,可在处理器不支持同步硬件原语的条件下提供可靠的同步机制。

基于双口SRAM的双系统微机信息共享的实现

阐述了一种双系统微机通信的接口设计方案,介绍采用双端口 SRAM 为主存储体的系统信息共享的线路设计方法,该方法使得多系统微机内外通信的接口线路简捷高效、功能强大。

基于双端口SRAM的网闸设计

物理隔离网闸是一种应用级的安全隔离系统,主要用来解决网络安全所带来的问题。基于双端口SRAM的物理网闸隔离系统采用双端口SRAM作为数据交换区,内外网处理单元通过设备驱动接口实现交换区数据的同步访问。该系统具备数据交换快,安全性能高等特点。

一种SRAM单双端口转换电路的设计与实现

介绍了一种用于单端口SRAM的单双端口转换电路。利用该转换电路,可以使单端口SRAM实现双端口SRAM的功能。这种转换电路将外部两个端口的信号进行转换和优先权分配,使外部两个端口的并行操作在内部用单端口SRAM依次完成。这样,从外部看来,单端口SRAM就具有了双端口SRAM的全部功能。用这种转换电路生成的双端口SRAM与相同容量的传统双端口SRAM相比,面积显著减少。基于SMIC 0.13μm标准CMOS工艺,设计了转换电路。后仿真结果显示,该转换电路实现了预期功能。

一种双栅结构抗单粒子翻转加固SRAM存储单元

通过对单粒子效应以及抗单粒子翻转电路加固原理进行分析,提出一种基于双栅MOS结构的具有单粒子翻转加固能力的SRAM存储单元。该单元在实现抗单粒子翻转加固的同时具有快速翻转恢复、快速写入、低静态功耗的特点。基于0.18μm CMOS工艺进行电路仿真,结果显示该加固单元读/写功能正确,翻转阈值大于100 Me V·cm2/mg。可以预测,该电路应用于空间辐射环境下将有较好的稳定性。

用于OLED显示驱动芯片的双端口SRAM设计

详细描述了一种集成在OLED显示驱动芯片中的双端口SRAM设计。从电路和版图两方面对SRAM的核心部分进行了详细描述,并且设计了一种用于灰度OLED显示驱动芯片的132×64×6 bit的双端口SRAM。基于0.35μm CMOS工艺进行了芯片流片及测试,得到了正确的测试结果并已成功应用于一款OLED显示驱动芯片中。

字线脉冲控制解决异步双端口SRAM中的写干扰

为了避免双端口SRAM中由写干扰造成的数据写入困难,利用写干扰的时钟偏移相关性提出了一种新的字线脉冲控制技术,确定了写干扰下成功写入数据所需的最小写字线脉宽,并设计了时钟沿检测电路来解决写操作造成的写干扰.采用TSN28HPM工艺,抽取RC寄生参数后进行了后端仿真,结果表明所提方案可行有效.

大容量同步双端口SRAM的仿真方法

根据大容量同步双端口SRAM(静态随机存储器)功能多、时序严格、存储单元数目巨大的特点,提出了一套用于功能复杂的大容量SRAM仿真验证的激励生成和后仿真验证方法。该方法不仅克服了Hsim仿真激励文件编写耗时、不易修改的缺点,而且解决了大容量双端口SRAM后仿真速度缓慢、占用大量硬件资源的问题,在很大程度上缩短了设计周期,保证了投片成功。芯片采用中芯国际0.13μm CMOS工艺流片,实测结果验证了该仿真方法是准确有效的。

一种双存取SRAM接口电路设计

存储器对DSP的性能影响很大,双存取SRAM能以单端口SRAM的面积实现类似双端口SRAM的功能。提出一种实现存储器单周期双存取功能的驱动电路的设计,根据访存时序改进了DSP总线结构和双存取SRAM的接口控制单元。仿真结果表明,双存取SRAM驱动电路与DSP总线能够实现有效的连接和高效的访存性能。

一种新型低功耗SRAM读写辅助电路设计

针对低电压下静态随机存储器(SRAM)出现的读写性能损失的问题,设计了一种应用于低功耗SRAM的两步控制(DSC)的字线电压辅助电路技术,可以同时实现读和写辅助的功能,降低SRAM的最小工作电压从而降低功耗。写辅助通过字线开启前段的字线过驱(WLOD)实现,提高写数据速度和写阈值(WM);读辅助通过字线开启后段的字线欠驱(WLUD)实现,降低静态噪声,提高稳定性。通过在28 nm互补金属氧化物半导体(CMOS)工艺下,对256 Kbit SRAM进行前仿和后仿仿真验证,结果表明相比于传统结构,应用DSC字线电压技术的SRAM的最小工作电压降低100 mV,写时间减小10%,静态功耗降低30%,版图面积增大4%。

数据采集系统中用SRAM模拟双口RAM

介绍了一种在５１ 单片机采集系统中，使用普通ＳＲＡＭ，采用时分复用模似双口ＲＡＭ 的方法。使用这种方法，既可以避免使用昂贵的双口ＲＡＭ，又可减少印刷板面积，实践证明，这种方法是稳定可靠的。

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题 利用MarchCE算法并结合Cache系统的电路结构特点 ,设计并实现了一套集中管理的内建自测试测试方案 此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器 ,并且能够测试地址变换表 (TLB)的特殊结构 ,测试部分面积不到整个Cache系统的 2 %

高速信号采集与分析系统硬件架构的研究

高速数据采集系统作为宽频带信号获取的手段在科学研究和工业生产中起着重要的作用。介绍了基于USB接口的高速信号采集与分析系统结构,以高速A/D ADS830E为对象给出了FIFO、双口SRAM和＂CPLD＋高速SRAM＂3种高速采样及缓存方案,包括结构与逻辑框图、工作原理,并分别指出各自的优缺点。最后,采用＂高速A/D＋CPLD＋高速SRAM＂硬件结构,并结合USB接口组建了虚拟仪器系统,加以验证。

基于多处理器剑杆织机分布式控制系统设计

针对目前我国织机整体水平落后的现状,采用微机控制与通讯技术开发了一种新型的多微处理器剑杆织机分布式控制系统;根据控制分散、管理集中的设计原则,该系统对电子送经、电子卷取、电子选纬和电子提花等进行模块化设计;各机构分别由相应的微处理器控制,微处理器间通过串行或并行总线进行信息共享。应用结果表明,该控制系统运行稳定可靠,能满足剑杆织机实时多任务的控制要求,具有较强的实用性和推广价值。