一种ENOB达23位的ADC应用研究

通过对美国TI公司推出的24位高精度A/D转换器ADS1255的实验研究,给出了ADS1255实现23位ENOB的硬件测量电路、软件设计,并利用电路内部噪声的测试方法对ADS1255进行测试,结果表明ADS1255在单端、差分输入时的有效精度分别达到了22.87、22.85位。文末给出了提高ADS1255精度的一些设计要点。

PAPR/ENOB对通信系统性能影响的仿真方法

由于OFDM系统PAPR较高,因而对模拟器件的性能要求比较严格。考虑到802.11.g系统的兼容性,可采样限幅处理降低PAPR。讨论了OFDM系统设计时,模拟器件非线性对PAPR的影响。给出了进行ADC／DAC和放大器仿真的模型和方法,设计了一个802.11.g系统模拟器件性能的测试系统。利用该测试系统得到了802.11.g系统中模拟器件选择的一些参数要求。并利用该方法进行802.11.g定点性能仿真。通过上述测试,为整个系统的硬件设计提供了先期验证。

PAPR/ENOB对通信系统性能影响的仿真方法

介绍正交频分复用 OFDM(Orthogonal Frequency Division Multiplexing)系统中降低峰均比 PAPR(Peakto Average Power Ratio)的方法。考虑到 80 2 .1 1 .g系统的兼容性 ,可用过采样限幅处理降低 PAPR。由于是 OFDM系统PAPR,因而对模拟器件的性能要求比较严格。文中给出了进行 ADC/DAC(模数转换 /数模转换 ,Analog to DigitalConvert/Digital to Analog Convert)和放大器仿真的模型和方法 ,并应用到 80 2 .1 1 .g系统设计中 ,得到了系统中模拟器件选择的一些指导参数。该方法对系统设计中模拟器件参数的选取有一定的参考价值。利用放大器软限幅特性以及ADC/DAC有效位数的模型可以进行整个系统中定点性能仿真。

一种11bit流水线高速模数转换器

为解决流水线模数转换器(ADC)在连续工作时功耗高、电容器匹配度有限以及运算放大器大摆幅输出信号下线性度下降的问题,基于0.5μm BCD工艺,设计了一款11 bit流水线高速ADC。提出了无采样保持放大器、幅度减半和多位量化相结合的设计方法,使ADC在大摆幅信号下有足够的线性度来处理信号,同时使电容数模转换器(DAC)的匹配精度满足ADC分辨率的要求,极大地降低了对电容阵列几何参数的匹配精度要求,具有较低的功耗。采用Cadence Virtuoso设计版图,测试结果表明,芯片的微分非线性(DNL)在-0.5~+0.5 LSB范围内,有效位数(ENOB)为10.61 bit,功耗为97 mW,获得了较好的性能。

一种具有纹波消除技术的10 bit SAR ADC

逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1~5 LSB降低到-0.2~0.3 LSB,将微分非线性(DNL)从-3~4 LSB降低到-0.5~0.5 LSB。

理解ADC的噪声、ENOB及有效分辨率

ADC的一个重要趋势是转向更高的分辨率。这一趋势影响着一系列的应用，包括工厂自动化、温度检测，以及数据采集。

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

一种12位5.5 MS/s同步FLASH-SAR ADC的设计

该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC)。为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构。重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为72 d B,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB。整个ADC性能达到设计要求。

一种新的高分辨率ADC有效位数测试方法

谱分析法和正弦拟合法是ADC动态特性测试的两种常用方法。但在测试信号源信噪比较低的情况下,两种方法的测试结果都存在较大的偏差。提出了一种新的ADC动态性能测试方法,该方法能较好消除信号源对测量结果的影响,使得在普通信号源下可以测试高分辨率的ADC。仿真分析证明了这一测试方法的正确性。最后给出了采用该方法对一ADC系统的实测结果。

一种实用的高精度ADC测试方法

模数转换器(Analog-to-Digital Converter,ADC)是模拟数字混合信号系统中的重要模块,是电子器件中的关键器件。随着ADC速度和精度的提高,如何高效、准确地测试其动态和静态参数是ADC测试研究的重点。本文阐述在缺少现成的标准输入信号源情况下进行高精度ADC线性度和分辨率的测试,实现低成本、高可靠性的高精度ADC计算机辅助测试的方法。该方法在几类AD转换卡(数据采集卡)上进行了验证。

虚拟数字存储示波器中A/D动态性能的研究

研究并设计了一种高速高精度的虚拟数字存储示波器。采用理论分析和数值仿真的方法研究了调理电路噪声和采样时钟相位噪声对A/D动态性能的影响,以此为指导设计出了独立双通道100MSPS采样率、10位垂直分辨率的虚拟数字存储示波器。研究表明,调理电路的噪声和采样时钟的相位噪声会对系统的动态性能产生严重影响,实验还发现,调理电路的谐波失真也是降低系统动态性能的重要因素,因而在高速高精度数据采集系统中应该选择低噪声和低谐波失真的器件,同时需要优化PCB设计。

高速高分辨率ADC有效位测试方法研究

介绍了ADC的有效位计算公式,分析了ADC的性能参数测试方法,给出了ADC的有效位测试解决方案。对FFT方法在ADC性能测试中的应用做了深入探讨,包括频谱泄露、相干采样和加窗函数等。采用一种改进的FFT方法对TI公司的ADS5400进行有效位测试,得到其在400 MS/s采样率的有效位ENOB=9.12 bit(fin=1.123 MHz)。

FFT方法在ADC有效位测试中的应用探讨

介绍了ADC的性能参数和有效位(ENOB)的计算公式,在分析了ADC的性能参数测试方法后,给出ADC的ENOB测试解决方案。对FFT方法在ADC的ENOB测试中的应用做了深入探讨,对频谱泄露现象给出了包括相干采样和加窗函数等在内的解决方案。采用一种改进的FFT方法对TI公司的ADS5400进行ENOB测试,得到ADS5400在400 MSps采样率情况下的有效位ENOB=9.12 Bits(f in=1.123MHz)。

ADC-ADS1255实现23 Bits有效位的应用

文中介绍了24 BitsΣ-△型模数转换器ADS1255主要特性。利用ADS1255典型单极性输入电路和AD8138单极-差分变换器构成的差分输入电路,采用AD580M高性能芯片的参考电压电路、优化了供电电源纹波处理方法、注意了印刷电路板的设计,最后在恒温下对ADS1255采集板进行有效位数测试。结果表明,单极性输入采样率为2.5SPS时,有效位数(ENOB)达到22.6Bits。

用于SOC系统的逐次逼近型ADC设计

设计了一个基于SOC系统的触摸屏逐次逼近型结构的10 bit 2Msps模数转换器(ADC)。高精度比较器和Bootstrap开关应用于设计电路中,提高了芯片速度和降低了功耗。芯片采用SMIC0.18μm 1P6M CMOS工艺流片,版图面积为0.25mm2,2MHz工作时平均功耗为3.1mW。输入频率320kHz时,信噪比(SNR)为56dB,ENOB为9.05bit,无杂散动态范围(SFDR)为66.56dB,微分非线性(DNL)为0.8LSB,积分非线性(INL)为1.4LSB。

过采样系统中数据抽取的设计及实现

由于模拟滤波器设计的限制,几乎所有实际的数据采样中都存在过采样,虽然简化了模拟电路的设计,但却增加了数据处理的难度。为此提出了一种有效减小数据量的抽取方法,给出了其应用及具体算法,考虑了如何避免失真等实现中需要注意的细节,简单介绍了该方法带来的信噪比提高,以及有效采样位数增加等优点。

高速ADC的性能参数与测试方法

随着计算机技术的飞速发展和普及,数据采集系统迅速得以应用。A/D转换器是采集通道的核心,也是影响数据采集系统速率和精度的主要因素。因此对A/D性能的测试变的尤为重要。该文介绍高速ADC的各项性能指标,重点讨论利用仿真软件Matlab和FFT算法仿真分析测试ADC性能的方法。

8位80MS/s低功耗流水线型ADC的设计

采用每级为1.5位或者2位精度的7级流水线结构,即7级子ADC,设计了一款8位80MS/s的低功耗模数转换电路。利用每一级子ADC中的钟控开关及电容实现采样保持功能,节省了整个ADC的采样保持电路模块。在满足整个ADC性能情况下,采用了逐级缩放技术,减小了芯片面积和功耗。版图设计中,考虑了每一级ADC中电容及放大器的对称性,减小了电容失配对整个ADC性能的影响。采用0.18μm CMOS工艺,在输入信号为11.25 MHz,采样速率为80MHz的条件下,信噪比(SNR)为49.5dB,有效位数(ENOB)为7.98bits,整个ADC的芯片面积为0.56mm2,典型工作电流为22mA。

应用于AD变换器中的两种预放大器的对比研究

针对AD变换器中的预放大器设计了两种全差分放大器电路,一种采用了传统的阻性共模反馈电路结构,另一种则对这个共模反馈电路上进行了改进,并给出了改进的理由、分析和仿真结果。利用SMIC 0.18μm COMS混合信号工艺,把这两种预放大器应用到一个Flash结构的AD变换器中进行了对比流片,预放大器满足AD变换器60 Mbit奈奎斯特采样带宽的要求。流片测试结果表明,采用改进结构预放大器的AD变换器与采用传统结构预放大器的AD变换器相比,信噪比SNR获得了改善,有效位数ENOB提高了大约0.6 bit,改进的预放大器达到了预期的设计要求。