基于工业数据挖掘的ESD软失效分析

针对电子产品出货后出现ESD软失效而导致的退货现象,文章通过机器学习算法分析产品ICT电性能测试参数、生产线ESD防护监控数据和产品ESD软失效的相关性。集成算法模型经过优化,分类准确率达到0.88,可以用于量产电子产品的ESD软失效的识别和出货风险管控。同时,利用ESD防护监控点风险指数数据集可以提高产品ESD软失效的识别准确率(8.6%)。安装部署基于物联网技术的静电放电防护监控系统,对管控电子产品生产过程中的ESD软失效风险以及控制出货风险是很有帮助的,可以提高电子制造业防静电管控的智慧化水平。

集成电路ESD的防护关键技术研究

分析了ESD现象的成因,包括外部与内部原因。介绍了ESD失效模式及其机理。目前的防护器件主要有电阻、二极管PN结及NPN晶体管。需提升ESD防护技术及其应用,改良集成电路,严格检测其防护效果,不断优化电路结构,加入新式器件,使用电学性能更好的材料,以实现ESD防护技术的全面升级。

集成电路ESD防护关键技术分析

在电子科技飞速发展的今天,人们已经不止局限于电子产品新功能的开发,而更注重于产品的质量、安全性以及其外形。在芯片的生产过程中,其工艺不断进步、提高,然而这却同时带来一个弊端,即芯片对于ESD防护能力的下降,因此针对这一情况,对集成电路ESD防护技术的开展进一步研究。

系统级ESD对IC的影响研究

随着电子产品复杂度的提高及高速化通讯应用场景的广泛存在,静电放电敏感性的问题日益突出,主要表现为集成电路出现的一系列软失效和硬失效现象,包括卡死、复位、重启甚至损坏等。主要研究了系统级静电放电对集成电路的影响。首先,介绍了静电放电的原理及其测试标准;其次,研究了芯片侧瞬态静电过电压的抓取方式;然后,对应用于不同电路设计的静电防护能力的优劣进行了评估并对比了芯片侧的静电干扰电压水平;最后,验证分析了USB接口不同的接地设计方式和静电放电施加方式对集成电路甚至系统的影响。

一种新的BMM-ESD电流解析式计算方法

为进一步发展BMM-ESP电流的电路建模求解法,分析了静电放电测试环境在实际放电测试过程中的寄生参量并建立了一个9元件ESD电路模型,求得了电流在复频域的表达式,进而通过拉普拉斯反变换解得了BMM-ESD电流时域解析式。计算验证了实测BMM-ESD电流复频域表达式极点分布的规律:共6个极点都位于复频域的左半平面,含2对共轭复数和2个实数,从而概括出BMM-ESD电流时域解析式的一般形式。算例表明,电流解析式符合IEC规定,吻合实测波形,尤其能够有效描述实际ESD波形中常见的非标准现象:位于第1峰值与第2峰值间的寄生振荡。

一种压电换能器热释电防护电路设计

该文探讨了压电材料热释电效应产生的机理,得出压电换能器中压电陶瓷材料受温度变化会产生极化电荷,引起的热释电压会使压电换能器输出信号幅值增大,导致输出失效。因此针对热释电问题提出了两点解决方案。经过对比分析设计了一种ESD保护电路来解决热释电问题。该ESD保护电路通过设计一种改进型二极管钳位电路,针对压电换能器存在的极化电荷构建热释电释放环路,消除了热释电压对有用信号收发的影响。最后,通过对比实验验证了设计方案的可行性。

0.18μm CMOS工艺下的新型ESD保护电路设计

为了有效地保护0.18μm CMOS工艺下箝位器件的栅极,设计了一款新型的电源和地之间的静电保护电路.该电路在检测电路部分加了一个NMOS反馈器件,同时在检测电路的下一级使用了动态传输结构.反馈器件能够提高电路中各器件工作状态的转换速度,使得保护电路能够及时关闭,避免箝位器件栅极电流保持过长时间,保护了箝位器件的栅极.此外,该电路采用0.18μm CMOS工艺下的普通器件,节省了电路的成本.

ESD电流的解析表达式与数值解

分析IEC6100042静电放电(ESD)电流波形典型拟合解析表达式表明,这种由有限点拟合曲线的纯数学方式存在拟合的多样性,无可依据的物理基础。因而根据ESD物理特性提出了一种通过数值计算等效电路模型获得ESD电流数值解的方法,由该方法算出的电流峰值、上升时间、i30ns、i60ns等关键参数与IEC610042电流波形参数的相对误差的最大值均<1.6‰,为ESD辐射电磁场研究提供了有效的手段。

ESD脉冲对集成电路损伤效应的实验研究

为了研究复杂波形脉冲对集成电路的损伤效应，用改变ESD模拟器放电参数产生的不同的静电放电脉冲对某集成电路芯片进行了注入损伤效应实验。给出了各主要的损伤参数与放电电压的散点图。并借助曲线拟合的方法进行了分析。结果表明：IC芯片注入通路上的电阻在脉冲波形发生变化时变化不大。电流随放电电压增大；芯片上的峰值功率及峰值能量与放电电压满足P（W）=AUD^B。最后，比较了各脉冲注入下器件的主要参数损伤阈值，得到结论：ESD模拟器放电参数改变对器件损伤阈值大小的影响在1～2倍间。相同参数在不同注入脉冲下的阈值处于同数量级。

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

一种改进的片内ESD保护电路仿真设计方法

对现有的片内ESD保护电路仿真设计方法进行了改进,使之适用于深亚微米工艺.文中设计了新的激励电路以简化仿真电路模型;增加了栅氧化层击穿这一失效判据;使用能量平衡方程描述深亚微米MOSFET的非本地输运,并对碰撞离化模型进行了修正;使用蒙特卡罗仿真得到新的电子能量驰豫时间随电子能量变化的经验模型.最后使用文中改进的仿真设计方法对一个ESD保护电路进行了设计和验证,测试结果符合设计要求.

纳米尺度超低漏电ESD电源钳位电路研究

提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路,能够减小MOS电容栅极–衬底之间电压差,降低电路的泄漏电流,抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明,在电路正常上电时,泄漏电流只有24.13 nA,比传统ESD电源钳位电路的5.42μA降低两个数量级。

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。

利用键合线提高ESD保护电路射频性能的研究

提出了一种利用键合线提高ESD保护电路射频性能的新型片外ESD保护电路结构。该新型结构在不降低ESD保护电路抗静电能力前提下,提高了ESD保护电路射频性能。针对一款达林顿结构ESD保护电路,制作了现有ESD保护电路结构和新型ESD保护电路结构的测试板级电路,测试结果表明:两种ESD保护电路结构的抗静电能力均达到20 kV,现有ESD保护电路结构在0～4.3 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为4.3 GHz;新型ESD保护电路结构在0～5.6 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为5.6 GHz。

小规模在线演化组合电路的ESD主动防护特性

利用电磁环境效应实验与行为级失效建模方法，研究了在线演化组合逻辑电路的静电放电（ESD）主动防护特性。首先，基于内进化虚拟重配置技术和笛卡儿遗传编码思想，提出了一种门级在线可重构组合电路系统模型，结合非支配多目标演化算法和演化策略实现了组合电路的多目标演化设计方法。进而，参照国际电工委员会静电放电抗扰度测试标准分析了电路单元的受扰规律并建立了行为级失效模型。最后，选择2位乘法器、2位加法器及北卡罗莱纳微电子中心（MCNC）基准库中的小规模组合逻辑电路为对象，在多种ESD干扰环境下实验证明了演化电路具有高可靠和强容错的主动防护特性。

高增益高驱动能力的基准电压缓冲芯片的设计

为了解决当前CMOS基准电压缓冲器在驱动大电容负载电路时所面临的可靠性问题和性能瓶颈,提出一种高增益高驱动能力的基准电压缓冲芯片。该芯片采用CMOS缓冲放大器,结构包括折叠式共源共栅输入级、轨至轨Class AB输出级和推挽输出缓冲级。设计中加入了修调电路、Clamp电路及ESD防护电路。芯片面积为2390μm×1660μm。在SMIC 0.18μm CMOS工艺下进行了前仿真、版图绘制及Calibre后仿真。前仿结果显示:当负载电容为10μF时,电路实现了126 dB的高开环增益和97°的相位裕度,同时PSRR超过131 dB,噪声为448 nV/Hz@100 Hz及1 nV/Hz@100 Hz。后仿结果与前仿结果基本一致。总体结果表明,该电路具有高增益、高电源抑制比及低噪声等特点,同时拥有很高的输出驱动能力。因此,所提出的基准电压缓冲芯片可以用于驱动如像素阵列等具有大电容负载的电路。

集成电路ESD设计验证技术

传输线脉冲(TLP)测试是当前电路设计工程师研究ESD保护器件特性和进行ESD加固设计的有力工具。分析了ESD应力作用下MOSFET的工作原理,指出精确测试保护器件或电路在ESD大电流应力下的I-V特性曲线,提取特征参数,将有利于ESD加固设计的一次成功;通过对典型TLP测试波形的分析,将TLP试验与器件的大电流响应建立联系;最后对扩散电阻和nMOSFET的TLP典型I-V特性进行了分析,并给出了实际的设计参数。

考虑寄生参数的集成电路ESD损伤仿真方法

在传统的基于设计电路的ESD(Electro-Static Discharge)损伤仿真中,通常不考虑版图物理结构的影响,其仿真结果往往与实际损伤情况出现较大偏差,因此提出了一种考虑版图设计中寄生参数的集成电路ESD损伤的仿真方法.首先给出了仿真应用的具体分析流程.然后按照经验公式提取法明确了各种寄生参数的计算模型.最后,以集成运算放大器LM741为例,对其进行了ESD损伤模拟,再通过击打实验、失效定位与电性能测试,结果表明:仿真与实验结果具有较好的一致性,验证了该方法的有效性.

90nm CMOS工艺下电压触发的ESD检测电路

提出两种90nm 1VCMOS工艺下电压触发的静电放电检测电路.电压触发的静电检测电路避免了纳米级工艺中的MOS电容栅极漏电问题.该检测电路包含一个反馈回路,提高了检测电路的触发效率,同时增加了反馈关断机制,在芯片工作时检测电路由于某些特殊因素误触发后,仍然可以自行关断,而不会进入闩锁状态.在3V静电放电仿真时,该电路能产生28mA触发电流,以开启箝位器件来泄放静电电荷.在25℃正常电压下工作时,漏电流仅为42(45)nA.仿真结果表明,该检测电路可成功用于纳米级CMOS工艺的集成电路静电保护.