基于IEEE 802.11a的OFDM基带处理器的FPGA设计与实现

设计了一种用于IEEE 802.11a的OFDM基带调制处理器。实现了IFFT、插入循环前缀、加窗及训练序列生成等模块的硬件设计。64点FFT/IFFT模块采用单碟形优化4路并行结构,提出了4路并行无冲突地址读写算法,有效地提高了数据吞吐率、减小了面积;采用多级流水线结构的基4蝶形单元,有效地减少了关键路径时延,其最高工作频率可达167 MHz,核心面积为0.58 mm2;整个基带调制系统最高工作频率可达100 MHz,在SMIC COMS 0.18μm工艺下内核面积为0.98 mm2,经硬件联合调试验证设计完全满足高精度、高速及实时处理要求。