基于性能的FPGA再设计过程中的工艺映射

提出了－个基于性能的ＬＵＴ结构的ＦＰＧＡ再设计过程中的工艺映射算法。采用该算法不改变网络的拓扑结构，而是用特征函数以及时原布尔网络进行相应的约束实现电路的再设计，从而避免了在再设计过程中重新考虑电路的时延和布局布线结果，用于较大规模的电路有很好的实验结果。

反熔丝FPGA布局布线算法研究

介绍了反熔丝FPGA及其布局布线算法的研究现状,讨论了目前最为流行的FPGA布局布线的基本原理与实现方式。针对反熔丝FPGA的结构对布局布线算法进行了改进,并在CAD实验平台上实现了改进算法。为了验证改进算法的性能,提出一种常见结构的反熔丝FPGA,并针对几个典型电路进行布局布线。实验结果表明,改进算法可以提高反熔丝FPGA布局布线的效率以及电路速度。

一种高精度的FPGA电路面积时序预测方法

在FPGA上设计应用电路时,逻辑综合过程和物理综合过程需要反复进行多次,来满足面积时序约束。为了加速整个FPGA CAD流程,提出了一种在物理综合之前,使用前馈神经网络预测面积时序的方法。和FPGA布局布线工具VTR 7.0的实验结果相比,该神经网络预测面积平均相对误差(MRE)达到4.9%,预测时序平均相对误差(MRE)达到6.4%,和现有文献相比,具有预测时间早,预测精度高的特点。该预测模型将帮助用户缩短设计周期,在逻辑综合阶段更加全面探索设计空间,提高设计质量。

VHDL逻辑综合及FPGA实现

运用ＶＨＤＬ语言描述了一个１２×１２位的高速补码阵列乘法器。重点是运用ＶＨＤＬ逻辑综合优化该乘法器，并进行了乘法器的ＸｉｌｉｎｘＦＰＧＡ实现、功能仿真和时序仿真。经选用ＸＣ４００５ＰＣ－８４－４芯片进行验证。

一种多线程FPGA时序驱动布线算法

随着现场可编程门阵列(FPGA)器件尺寸不断增大,计算机辅助设计(CAD)工具运行时间成为突出的问题。布线是FPGA的CAD流程中最为耗时的一个阶段,一种能有效缩短布线时间的方法就是并行布线。本文提出一种减少FPGA时序驱动布线算法运行时间的多线程方法。该算法首先将信号按照线网的扇出数量进行排序,再将排序后的线网均匀分配到各个线程中,最后并发执行所有的线程。在布线质量没有受到显著影响的前提下,即线长增加2.58%,关键路径延时增加1.78%的情况下,相对于传统通用布局布线工具(VPR)时序驱动布线算法8线程下的加速比为2.46。

双输出FPGA基本逻辑单元结构的布局布线影响研究

FPGA基本逻辑单元结构对其性能有着巨大的影响.采用实验的方法,基于三种不同的FPGA内基本逻辑单元(BLE)结构,分别对一系列的基准电路进行装箱和布局布线,研究了不同BLE结构对FPGA布局布线性能的影响.研究揭示了不同BLE结构对布局质量,布局、布线延时和面积有较大的影响,BLE_C结构在布局、布线延时和面积上有较好的优化效果.实验结果对FPGA的结构设计以及相应EDA工具的设计具有参考意义.

P-CAD到Cadence Allegro的转换技术

本文主要分析了PDIF文件的结构形式,并且通过实例介绍了利用PDIF文件将P—CAD软件中的PCB文 件转换至Cadence EDA软件中的过程方法。

基于SRAM结构的FPGA抗辐射布局算法

分析由辐射造成的单粒子翻转(SEU)软错误,在通用布局布线工具的基础上,提出一种基于SRAM结构的现场可编程门阵列(FPGA)抗辐射布局算法。该算法通过优化电路单元在FPGA中的布局位置,减少布线资源开路敏感错误、短路敏感错误以及SEU敏感点的数目。测试结果表明,该算法能减少SEU软错误,提高FPGA的抗辐射性能,并且无需增加额外的设计成本和硬件开销。

FPGA设计转换

本文主要论述FPGA(现场可编程门阵列)至其它ASIC实现方式,如门阵或标准单元的设计转换;介绍了设计网表转换,网表优化途径;同时,还讨论了不同厂家FPGA设计之间的转换。提出了适用于不同工艺的转换以及同种工艺不同库之间转换的设计转换思想。

系统电路模块化的弹性规划设计

现代电子技术EDA的发展使得数字逻辑的实现除了传统的直接以逻辑门组合形成之外,也可以通过程式规划的方式在固定的硬件上进行弹性设计。目前使用最普遍的这类硬件就是CPLD和FPGA,本文重点对FPGA的结构、工作流程、设计理念等进行分析探讨。