基于Xilinx FPGA IP CORE的可调正弦信号发生器设计

针对传统基于FPGA设计直接数字式频率合成器(DDS)的方法存在的代码量且使用较多的FPGA逻辑资源的不足,本文提出了一种基于Xilinx FPGAIP CORE的DDS设计方法,直接调用已封装好的DDS core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,可以实现信号频率、相位和幅度的程序控制,输出信号具有失真度低、稳定度好、分辨率高等优点。

基于国产FPGA的UDP协议栈IP核设计与实现

为了解决国外芯片供应的不稳定性以及满足设计自主可控的要求,在国产FPGA上采用硬件方式实现基于以太网的UDP通信协议,利用SystemVerilog语言设计了一种UDP协议栈IP核.该IP核支持主动ARP请求、被动ARP应答、ARP表查询、ICMP协议、IP协议、UDP协议以及协议间的仲裁控制;同时支持AMD公司的三速以太网IP核,可以直接与三速以太网IP核适配.该协议栈IP核只采用常用的FIFO IP,其余均以源码形式设计,便于在其他国产FPGA上进行移植部署.最后将设计完成的IP核放在国微SMQ7K325TFFG900芯片上进行了测试.测试结果表明,该IP核可以实现UDP协议通信,性能良好.

基于IP Core的FIR数字滤波器的FPGA实现

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整个过程方便、快捷;去伪延迟控制器效果明显。

基于FPGA的等精度频率计IP Core设计

介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SoPC技术在QuartusⅡ5.0环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作了验证。

基于FPGA的UART自适应接收IP核设计

为解决串行传输时发送方波特率多变情况下接收方每次都需要与发送方进行波特率约定的问题,设计了UART自适应接收IP核,在FPGA内部设置波特率库,利用0校验位和空闲位持续时间准确识别波特率,实现了UART的自适应接收,同时基于VHDL将整个模块封装为IP核,进一步提高了设计的通用性。通过Vivado内部仿真工具进行仿真,仿真结果表明,本设计可以在设置的波特率库下进行UART的自适应接收。

自适应滤波器的FPGA硬件实现

采用LMS算法和FIR框架结构,对一种基于FPGA硬件的自适应滤波器系统的实现方法展开探讨。系统采用自顶向下的模块化方案设计16阶自适应滤波器。顶层文件包含两个接口、FIR滤波、误差计量和抽头系数共5个模块。系统参数前期均由MATLAB仿真验证选取最优值。硬件测试平台选用以ZYNQ-7000系列芯片为核心的开发板。加噪正弦波信号经系统滤波处理后通过示波器观测,显示去噪效果良好,且通过逻辑分析仪抓取的结果与MATLAB理论仿真结果符合度较好。系统可以封装成一个自适应反复调用的功放IP核,适用于音频、图像、视频等信号滤波处理领域,具有一定的工程应用价值。

基于FPGAIP CORE的正弦信号发生器

针对传统基于FPGA设计直接数字式频率合成器的方法存在的代码量大且使用较多的FPGA逻辑资源的不足,本文使用了一种基于Xilinx FPGA IP Core的DDS设计方法。直接调用已经封装好的DDS Core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,输出信号具有失真度低、稳定度好、分辨率高等优点。

用于LLC谐振拓扑的PFM发生器IP核设计

阐述LLC谐振拓扑的结构和频率特性,针对LLC谐振变换器对占空比固定为50%、频率可调节的需求,基于国产Seal 5000系列SA5Z-30-D1平台,提出一种带死区和互补输出的PFM发生器IP核。提出的IP核内部具有上下计数模式计数器和死区与互补生成模块,通过寄存器设置计数器最大值与自增量,以计数器方向信号作为PFM输出送入死区与互补生成模块,在死区与互补生成模块中产生反相信号并插入死区。通过示波器观测实际输出信号表明该IP核输出效果良好,可以灵活地输出可配置的带有死区、互补输出的PFM波形。

基于FPGA的IP Core设计

文章基于8253的工作原理,结合ALTERA公司的FLEX10KE产品的特点,采用VHDL硬件描述语言与原理图两种设计方式,对8253进行层次化、模块化、参数化的逻辑设计,编写8253的各个功能模块,对设计的所有模块进行仿真验证。将完成的设计最终配置到FLEX10KE芯片上,经调试验证了设计的正确性。

基于FPGA的IP核水印保护方法

随着FPGA在容量、功能和灵活性等方面的不断提高,越来越多IP核以其为基础进行设计,然而基于FPGA的IP核易被第三方窃取并进行非法扩散。通过将用户身份信息作为水印嵌入FPGA,以达到保护IP核安全,防止非法扩散的目的。

一种基于IP核通信系统中滑动相关捕获算法的FPGA实现

结合SCCPM(串行级联连续相位调制)调制解调系统设计,提出了一种基于FPGA内部硬IP核实现通信中捕获的滑动相关算法的设计方案.通过软件仿真验证了该方案的正确性和可行性,提高了设计效率,大量节约了芯片的可编程逻辑资源.

基于FPGA的PCI总线目标接口IP核的设计

在芯片设计中采用IP(intellectual property)技术是IC设计发展到SOC时代的必然选择,建立IP库能为以后的设计节省大量的人力,提高设计效率。基于这样的思想,针对PCI接口使用的广泛性,讨论了基于FPGA的PCI总线目标接口IP核的设计技术。从PCI协议的介绍、总体设计思路、各功能模块设计、电路仿真等角度对IP核的设计方法进行了介绍,并着重介绍了状态机的设计。仿真的结果表明,该IP核在功能和时序上符合PCI技术规范,达到了预定的目标。

基于FPGA的高精度全数字锁相环IP核设计

全数字锁相环(ADPLL)在数字领域中得到广泛的应用;针对目前锁相环功能单一、设计不灵活和设计效率低等缺点,利用硬件描述语言设计了一个高精度全数字锁相环IP核,锁相环IP的中心频率和带宽均可任意编程设置,利用了Quartus II8.0中的嵌入式逻辑分析仪进行了验证;验证结果表明,该IP核运行稳定,锁相精度高,具有一定的实用性和推广价值。

MC8051单片机IP核的FPGA实现与应用

分析了与标准8051 MCU兼容的MC8051 IP核结构原理与设计层次,详细论述了MC8051 IP核的FPGA实现与应用方法。通过试验验证,其性能比标准8051 MCU高,方便与系统其他模块的集成。在各种嵌入式系统和片上系统中使用该IP核具有重要意义。

基于NCO IP core的Chirp函数实现设计

首先分析Chirp函数在频域上的一般特性,并且分析Altrea公司提供的数控振荡器知识产权核(NCO IP core)的输入/输出特性,通过MegaCore环境确定其输入控制字,通过外围逻辑电路实时向NCO IP core调入控制频率控制字以达到改变输出频率的目的,并通过在示波器上观测FPGA的运行情况,验证了该设计具有很好的输出效果。

多通道俄制军用串行总线FPGA的IP核设计

介绍了俄罗斯军用标准ΓОСТ18977和PTM1495。重点进行了IP核总体设计,收发通道和CPU接口的详细设计,通过设置控制、状态等多功能寄存器实现各通道独立工作,软件设计采用状态机保证了协议通信的正确性,并在QuartusⅡ5.0集成开发环境下予以实现。经验证用本方法设计的IP核能很好地实现8通道同时收发的功能,且各个通道能独立设置通信频率、奇偶校验等,解决了以往该类芯片通道少、功能单一的缺点。

基于FPGA的UART IP核设计与实现

UART控制器是计算机串行通信子系统和电信领域广泛使用的设备;针对工程应用中UART内部FIFO空间不能满足需求的问题,结合UART的特点以及FPGA设计可移植性的优势,提出一种基于FPGA芯片的嵌入式UART IP核设计方法;对于接收和发送通道分别配置有256字节的先进先出堆栈,有效减小了对CPU资源的占用,提高了IP核性能;而且在每帧数据之间增加字间隔,并通过编程设置字间隔长度,可有效解决不同设备间处理数据速度有差异的问题;利用硬件描述语言VHDL来实现设计,并完成了UART的功能和时序仿真,结果显示设计满足要求,具有良好的使用价值。

基于FPGA的万兆比特IP核接口与应用

随着大数据时代的到来,数据通信带宽日益增加,高速万兆通信技术的应用进一步扩大,现场可编程门阵列(FPGA)是实现万兆通信的首选芯片。为加快研发进度,各大FPGA芯片供应商提供了各种万兆IP核。以Xilinx公司新近推出的GTX、Aurora、及10G MAC等IP核为例,详细阐述了各个IP核的应用要点,并设计了相应的接口逻辑。经仿真和联机测试,该系统高速、可靠,能够达到预期的性能要求,在万兆IP核应用方面具有一定的参考作用和良好的应用价值。

基于FPGA的三电平SVPWM IP核的设计

三电平SVPWM控制相对复杂,如采用DSP来控制,则需要多片配合控制,一致性较差。采用纯硬件手段实现FPGA产生多路SVPWM信号,具有速度快、编程方便、能在线配置等优点,并能生成IP核,方便推广应用。仿真实验证明了该设计行之有效。

Xilinx IP核在2FSK调制解调器FPGA设计中的应用

针对利用FPGA进行2FSK系统的设计问题,通过复用高性能的Xilinx IP Core,选择相位抖动、泰勒级数纠正等方法改进输出频率特性,构建了关键的DDS电路模块。按相互协调方式分别进行了调制、解调部分的设计实现和主要模块编程,仿真表明完全满足工作要求,方法简便且系统性能可调控,较利用传统方法或DDS电路模块实现该系统节约FPGA资源,极大提高设计效率。