基于Xilinx FPGA IP CORE的可调正弦信号发生器设计

针对传统基于FPGA设计直接数字式频率合成器(DDS)的方法存在的代码量且使用较多的FPGA逻辑资源的不足,本文提出了一种基于Xilinx FPGAIP CORE的DDS设计方法,直接调用已封装好的DDS core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,可以实现信号频率、相位和幅度的程序控制,输出信号具有失真度低、稳定度好、分辨率高等优点。

千兆级以太网中基于FPGA的UDP/IP协议研究

千兆级以太网是当前应用频次较高的新型网络技术,在系统兼容、交互操作、长距离传输、资源共享等各个层面具有明显优势。各行业企业应结合高质量发展主题扩大对该技术的配置比例,为其实践赋能。本文以此为背景概述了千兆级以太网,并在剖析基于FPGA的UDP/IP协议基础上,分别从背景技术、系统架构、功能模块、实验测试4个方面对一种千兆级以太网图像传输系统进行了具体探讨。

基于FPGA的等精度频率计IP Core设计

介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SoPC技术在QuartusⅡ5.0环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作了验证。

基于FPGA的UART自适应接收IP核设计

为解决串行传输时发送方波特率多变情况下接收方每次都需要与发送方进行波特率约定的问题,设计了UART自适应接收IP核,在FPGA内部设置波特率库,利用0校验位和空闲位持续时间准确识别波特率,实现了UART的自适应接收,同时基于VHDL将整个模块封装为IP核,进一步提高了设计的通用性。通过Vivado内部仿真工具进行仿真,仿真结果表明,本设计可以在设置的波特率库下进行UART的自适应接收。

自适应滤波器的FPGA硬件实现

采用LMS算法和FIR框架结构,对一种基于FPGA硬件的自适应滤波器系统的实现方法展开探讨。系统采用自顶向下的模块化方案设计16阶自适应滤波器。顶层文件包含两个接口、FIR滤波、误差计量和抽头系数共5个模块。系统参数前期均由MATLAB仿真验证选取最优值。硬件测试平台选用以ZYNQ-7000系列芯片为核心的开发板。加噪正弦波信号经系统滤波处理后通过示波器观测,显示去噪效果良好,且通过逻辑分析仪抓取的结果与MATLAB理论仿真结果符合度较好。系统可以封装成一个自适应反复调用的功放IP核,适用于音频、图像、视频等信号滤波处理领域,具有一定的工程应用价值。

基于FPGA实现波形成型器IP-Core的技术研究

主要研究通用波形发生器的设计问题。首先讨论了它的原理 ,然后给出基于FPGA实现通用波形发生器的硬件结构 ,最后用VHDL语言实现了波形成型器的软核IP -Core ,并载入硬件验证了设计的正确性。

基于IP Core的FIR数字滤波器的FPGA实现

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整个过程方便、快捷;去伪延迟控制器效果明显。

FPGA除法器IP的兼容性替代设计研究

除法是4种基本算术运算中最复杂的一种,基于IP的可复用方法具有灵活、快速等优点,广泛应用在FPGA设计中。在FPGA中实现除法运算主流方法是采用厂家提供的IP,而在特定的应用中,IP有可能存在硬件木马等安全隐患。通过研究某除法器IP的算法架构、功能等,设计了一个兼容IP的除法模块。仿真结果验证了除法模块在功能、性能、资源占用等方面与除法器IP相当,该方法适合于对软件国产和替代有特殊需求的设计,亦可应用到其他IP的替代设计中。

基于FPGA的远程直流电机控制系统研究

针对外场试验中运动控制系统实时性与准确性问题,提出了以FPGA为核心的以太网传输电机运动控制系统方案;通过上位机完成对多个直流电机方向、速度、位置等的远程控制,实现了软硬件相结合;采用YT8511/H芯片、RGMII接口和Altera官方IP核搭建了FPGA的高速以太网通信接口,运用三段式状态机实现了UDP通信协议,通过增量式光电编码器完成电机位置反馈,以Verilog硬件描述语言为基础,编写了电机驱动程序和编码器信号处理程序,对系统的通信、输出脉冲以及编码器信号处理进行了实验和仿真;结果表明,系统满足远距离控制需求,定位精度可达0.09°,有较好的移植性。

基于FPGA的IP Core设计

文章基于8253的工作原理,结合ALTERA公司的FLEX10KE产品的特点,采用VHDL硬件描述语言与原理图两种设计方式,对8253进行层次化、模块化、参数化的逻辑设计,编写8253的各个功能模块,对设计的所有模块进行仿真验证。将完成的设计最终配置到FLEX10KE芯片上,经调试验证了设计的正确性。

基于FPGA的IP分片重组系统设计

针对一般通信设备的数据处理能力无法满足复杂程度越来越高、数据量越来越大的网络通信要求,提出了基于现场可编程门阵列(fi eld programmable gate array,FPGA)的网际互连协议(internet protocol,IP)分片重组系统。首先,分析了传输控制协议/网际协议(transmission control protocol/internet protocol,TCP/IP)协议中,IP层的数据格式及特征;然后,结合FPGA具有硬件并行性和数据处理延迟固定等特点,对IP分片数据报重组模块及其内部重组仲裁子模块的架构进行了设计;同时,详细描述了哈希算法及IP分片数据报重组算法;最后,完成了系统模块的接口设计、编码实现及仿真和硬件验证。通过仿真验证和硬件板级验证,该设计能够快速定位当前IP分片数据报的所属分组,并完成重组,大大提高TCP/IP的传输效率。

基于FPGA的OFDM接收机处理数据高速传输系统

根据正交频分复用(OFDM)接收机处理数据的高速传输需求,设计一种基于FPGA万兆以太网的高速传输系统。系统对子带、窄带和频谱子信道数据进行处理和储存,按照规定的自定义协议将数据组包,采用UDP/IP协议栈对数据包网络数据打包,通过万兆光口传输至服务器。测试结果表明,该方案能够通过指定的协议高速实时地将多种信道化数据传输至服务器,实时传输速率高达5.7千兆字节/秒。该系统稳定性高、数据实时性高、控制时序精确,适合作为OFDM接收机处理数据的传输系统。

基于FPGAIP CORE的正弦信号发生器

针对传统基于FPGA设计直接数字式频率合成器的方法存在的代码量大且使用较多的FPGA逻辑资源的不足,本文使用了一种基于Xilinx FPGA IP Core的DDS设计方法。直接调用已经封装好的DDS Core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,输出信号具有失真度低、稳定度好、分辨率高等优点。

使用FPGA和IP Core实现定制缓冲管理

在通信网络系统中,流量管理的核心是缓存管理、队列管理和调度程序。本文结合使用FPGA及IPCore阐述缓存管理的结构。

Achronix发布全球首款Speedcore嵌入式FPGA IP产品

随着大数据和物联网的快速发展,数据中心和企业中的计算与通信基础设施在指数级数据增长速率、不断变化的安全和软件虚拟化要求面前,很难再保持同步.传统的多核CPU和SoC需要可编程硬件加速器来预处理和卸载数据,从而提升其计算性能.随着算法的不断变化,加速器需要不断用新的功能来实现更新,FPGA是最佳的硬件加速器解决方案.对于低至中容量应用,独立的FPGA芯片是一种方便且实际的解决方案;然而,对于高容量应用,嵌入式FPGA将是最佳解决方案.

Actel授权Motorola FPGA的DirectCore IP

Actel公司日前授权摩托罗拉公司(Motorola)的宽带通信部门采用其ProASIC Plus现场可编程门阵列(FPGA)的DirectCore知识产权(IP)。Actel的安全性IP加密内核Core3DES和CoreAES128支持视频点播(VOD)应用的高数据速率，并有助于减少设计成本和加速产品上市。Actel的ProASIC Plus FPGA是单芯片及上电即行的解决方案，提供有线电视局端设备和其他宽带应用所需的高度安全和低功耗特性。

一种基于IP核通信系统中滑动相关捕获算法的FPGA实现

结合SCCPM(串行级联连续相位调制)调制解调系统设计,提出了一种基于FPGA内部硬IP核实现通信中捕获的滑动相关算法的设计方案.通过软件仿真验证了该方案的正确性和可行性,提高了设计效率,大量节约了芯片的可编程逻辑资源.

基于FPGA的UART IP核设计与实现

UART控制器是计算机串行通信子系统和电信领域广泛使用的设备;针对工程应用中UART内部FIFO空间不能满足需求的问题,结合UART的特点以及FPGA设计可移植性的优势,提出一种基于FPGA芯片的嵌入式UART IP核设计方法;对于接收和发送通道分别配置有256字节的先进先出堆栈,有效减小了对CPU资源的占用,提高了IP核性能;而且在每帧数据之间增加字间隔,并通过编程设置字间隔长度,可有效解决不同设备间处理数据速度有差异的问题;利用硬件描述语言VHDL来实现设计,并完成了UART的功能和时序仿真,结果显示设计满足要求,具有良好的使用价值。

MC8051单片机IP核的FPGA实现与应用

分析了与标准8051 MCU兼容的MC8051 IP核结构原理与设计层次,详细论述了MC8051 IP核的FPGA实现与应用方法。通过试验验证,其性能比标准8051 MCU高,方便与系统其他模块的集成。在各种嵌入式系统和片上系统中使用该IP核具有重要意义。