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A Flash-ADC data acquisition system developed for a drift chamber array and a digital filter algorithm for signal processing
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作者 易晗 吕黎明 +11 位作者 张钊 程文静 季伟 黄彦 张嫣 李红洁 崔银平 林明 王轶杰 段利敏 胡荣江 肖志刚 《Chinese Physics C》 SCIE CAS CSCD 2016年第11期152-158,共7页
A Flash-ADC data acquisition (DAQ) system has been developed for the drift chamber array designed for the External-Target-Experiment at the Cooling Storage Ring at the Heavy Ion Research Facility, Lanzhou. The simpl... A Flash-ADC data acquisition (DAQ) system has been developed for the drift chamber array designed for the External-Target-Experiment at the Cooling Storage Ring at the Heavy Ion Research Facility, Lanzhou. The simplified readout electronics system has been developed using the Flash-ADC modules and the whole waveform in the sampling window is obtained, with which the time and energy information can be deduced with an offiine processing. A digital filter algorithm has been developed to discriminate the noise and the useful signal. With the digital filtering process, the signal to noise ratio (SNR) is increased and a better time and energy resolution can be obtained. 展开更多
关键词 external target experiment multiwire drift chamber flash-adc DAQ
原文传递
12 bit 100 MS/s Flash-SAR混合模数转换器设计
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作者 田芮谦 宋树祥 +3 位作者 赵媛 岑明灿 蔡超波 蒋品群 《无线电工程》 北大核心 2023年第6期1421-1429,共9页
针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时... 针对传统逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SAR ADC)采样率和能量效率低等问题,设计了一款快闪型(Flash)与逐次逼近型(SAR)相结合的新型混合架构模数转换器。利用快闪型ADC一个时钟周期内可以转换出多个数字码的优势,提高了ADC的采样率。采用新型混合开关切换策略与分段电容阵列技术相结合提升了ADC的能量效率,减小了版图面积。同时,电路采用预放大动态锁存比较器以降低噪声和失调对ADC性能的影响。采用SMIC 0.11μm工艺后,仿真结果表明,在1.2 V的工作电压下,当采样速率为100 MS/s,输入信号频率为45.04 MHz时,输出信号的信号噪声失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为69.26 dB,无杂散动态范围(Spurious-free Dynamic Range,SFDR)为82.10 dB,有效位数(Effective Numbers of Bits,ENOB)达到11.21 bit,功耗为5.72 mW,版图尺寸为380μm×110μm。 展开更多
关键词 逐次逼近 快闪型模数转换器 新型混合开关切换策略 预放大动态锁存比较器 异步时序
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一种12位5.5 MS/s同步FLASH-SAR ADC的设计
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作者 朱朝峰 汪东 +2 位作者 邓欢 龙睿 唐金波 《电子设计工程》 2023年第22期67-72,共6页
该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用... 该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。 展开更多
关键词 FLASH-SAR ADC 电容阵列 跨电压域比较器 有效位
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高速ADC(模拟数字转换器)结构设计技术 被引量:7
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作者 朱樟明 杨银堂 《半导体技术》 CAS CSCD 北大核心 2003年第5期65-69,共5页
系统分析了当前主流的FLASHADC、折叠式ADC、流水线ADC等各种高速ADC的结构,比较各种结构之间的优缺点,阐述了高速ADC结构的发展趋势。
关键词 ADC 模拟数字转换器 结构设计 结构比较 折叠式 流水线 flash-adc
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用于多丝漂移室读出的扇入延迟前端电子学 被引量:1
5
作者 程文静 张钊 +2 位作者 易晗 吕黎明 肖志刚 《核技术》 CAS CSCD 北大核心 2016年第4期38-44,共7页
多丝漂移室阵列是设计中的低温高密核物质测量谱仪(Cooling storage ring External-target Experiment,CEE)上的前角带电粒子径迹探测器,信号读出的一种备选方案是采用传统前置放大器和采样幅度数字转换器(Analog-to-Digital Converter,... 多丝漂移室阵列是设计中的低温高密核物质测量谱仪(Cooling storage ring External-target Experiment,CEE)上的前角带电粒子径迹探测器,信号读出的一种备选方案是采用传统前置放大器和采样幅度数字转换器(Analog-to-Digital Converter,ADC)来完成信号的放大和获取,该方案结构较简单,成本适中,而且可以处理单根丝上的多重点火信号。为了进一步降低电子学的通道数目,而又不显著影响探测器的性能,研制了一种扇入延迟电路,将漂移室上不同的多根丝信号进行扇入延迟处理,合成为一路信号后再输入到采样ADC的单个通道进行波形采样和数字化。实际的测试结果表明,该电路对信号处理产生的信号能量展宽好于1%,时间晃动好于500 ps,对应的位置分辨好于25?m,满足漂移室径迹探测器阵列对位置分辨小于300?m的要求。 展开更多
关键词 多丝漂移室 flash-adc 扇入延迟 时间分辨 能量分辨
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八通道1 Gsps数据采集系统设计与测试 被引量:6
6
作者 向海生 赵豫斌 +2 位作者 江晓山 盛华义 赵京伟 《核电子学与探测技术》 CAS CSCD 北大核心 2011年第4期395-398,406,共5页
介绍了一种基于Flash ADC和FPGA(现场可编程门阵列)的八通道1Gsps数据采集系统的设计与测试。重点讨论了系统设计的关键点、难点,包括1GHz时钟信号的产生和扇出,500MHz源同步数据的捕获、处理,高速PCB设计。另外还介绍了系统的测试,描述... 介绍了一种基于Flash ADC和FPGA(现场可编程门阵列)的八通道1Gsps数据采集系统的设计与测试。重点讨论了系统设计的关键点、难点,包括1GHz时钟信号的产生和扇出,500MHz源同步数据的捕获、处理,高速PCB设计。另外还介绍了系统的测试,描述了1GHz时钟信号的测试结果以及系统主要性能的测试结果。 展开更多
关键词 数据采集 FLASH ADC FPGA 测试
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用于低中频GPS接收机的CMOS闪烁型模数转换器 被引量:4
7
作者 莫太山 马成炎 叶甜春 《微电子学与计算机》 CSCD 北大核心 2008年第2期71-74,79,共5页
模数转换器引入的信噪比的降低会直接影响GPS接收机的灵敏度,需仔细设计以减小信噪比的降低。采用TSMC0.25μm CMOS单层多晶硅五层金属工艺设计了一个用于低中频GPS接收机的CMOS4bit16.368MHz闪烁型模数转换器。实现一个高性能闪烁型模... 模数转换器引入的信噪比的降低会直接影响GPS接收机的灵敏度,需仔细设计以减小信噪比的降低。采用TSMC0.25μm CMOS单层多晶硅五层金属工艺设计了一个用于低中频GPS接收机的CMOS4bit16.368MHz闪烁型模数转换器。实现一个高性能闪烁型模数转换器的关键是得到一个低功耗、低回程噪声、低失调电压的前置放大器和比较器电路,因此重点放在了提出的新的前置放大器和比较器的设计和优化上。在时钟采样率16.368MHz和输入信号频率4.092MHz的条件下,转换器测试得到的信噪失真比为24.7dB,无杂散动态范围为32.1dB,积分非线性为+0.31/-0.46LSB,,差分非线性为+0.66/-0.46LSB,功耗为3.5mW。转换器占用芯片面积0.07mm2。测试结果表明了该模数转换器的有效性,并已成功应用于GPS接收机芯片中。 展开更多
关键词 闪烁型模数转换器 CMOS GPS接收机 低中频
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数字滤波器对Flash ADC性能改善的研究 被引量:4
8
作者 敖奇 魏义祥 屈建石 《核电子学与探测技术》 CAS CSCD 北大核心 2009年第3期593-596,共4页
数字多道中连续采样用的Flash ADC一般微分非线性(DNL)较差,且有效位数低于转换位数。由于数字多道系统中通常在AD转换之后再进行数字滤波,因此可通过数字滤波方法来改善ADC的性能影响。文章以梯形成形为例分析了数字滤波器对于系统精度... 数字多道中连续采样用的Flash ADC一般微分非线性(DNL)较差,且有效位数低于转换位数。由于数字多道系统中通常在AD转换之后再进行数字滤波,因此可通过数字滤波方法来改善ADC的性能影响。文章以梯形成形为例分析了数字滤波器对于系统精度及DNL性能的影响,并为改善性能提出了梯形成形参数设计的原则。 展开更多
关键词 数字多道 FLASH ADC 位增益 微分非线性(DNL)
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5位1.5GHz采样频率的Flash ADC的设计及数字后台校正实现 被引量:2
9
作者 杨阳 赵显利 +1 位作者 仲顺安 李国峰 《北京理工大学学报》 EI CAS CSCD 北大核心 2012年第9期932-936,共5页
基于TSMC 0.18μm工艺设计了一个单通道5位,1.5GHz Flash模数转换器(ADC),该ADC通过改进跟踪保持电路和采用动态比较器结构实现了数据的高速转换.仿真结果表明,当输入信号达到奈奎斯特频率时,信号与噪声加谐波失真比(SNDR)为24.04dB,无... 基于TSMC 0.18μm工艺设计了一个单通道5位,1.5GHz Flash模数转换器(ADC),该ADC通过改进跟踪保持电路和采用动态比较器结构实现了数据的高速转换.仿真结果表明,当输入信号达到奈奎斯特频率时,信号与噪声加谐波失真比(SNDR)为24.04dB,无杂散动态范围(SFDR)为29.97dB.为进一步提高此ADC的性能,消除非线性,基于Volterra级数搭建了数字后台校正模型.对比仿真结果,校正后谐波明显下降,SNDR提高了4.91dB,SFDR提高了6.94dB,有效位数提高了约0.82位. 展开更多
关键词 Flash模数转换器 高速转换 VOLTERRA级数 数字后台校正平台
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超高速宽带信号取样-滤波数字化机理 被引量:3
10
作者 林茂六 吴芝路 任广辉 《电子测量与仪器学报》 CSCD 1999年第4期1-8,共8页
本文首先分析了取样-保持器和闪烁式ADC用于动态模拟信号数字化时最高频率受限的主要原因。然后重点阐述了近年来在国外出现的超高速宽带信号取样-滤波数字化机理和实现方案,证明了高斯滤波器的一项重要特性。将这种技术用于超高... 本文首先分析了取样-保持器和闪烁式ADC用于动态模拟信号数字化时最高频率受限的主要原因。然后重点阐述了近年来在国外出现的超高速宽带信号取样-滤波数字化机理和实现方案,证明了高斯滤波器的一项重要特性。将这种技术用于超高速交替式(interleaving)数据采集系统中,信号的实时取样速率目前已达10Gsa/S。 展开更多
关键词 取样-滤波 数字变换器 信号处理 数据采集
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8位8通道模数转换芯片MAX118及其应用 被引量:5
11
作者 王建 陈旭力 杨晓梅 《仪表技术与传感器》 CSCD 北大核心 2001年第5期34-36,共3页
文中阐述了MAX118的性能以及工作原理 ,分析了其工作时序 ,给出了标准读数方式及流水线读数方式两种操作方式下MAX118与 80 5 1单片机的硬件接口 ,同时给出了软件编程方法。
关键词 模数转换芯片 读数方式 单片机
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微控制器及其在控制系统中的应用 被引量:8
12
作者 朱海君 敬岚 《电子元器件应用》 2004年第1期39-42,共4页
MSC1211是用于数据获取的片上系统微控制器,集成了嵌入式的24位高精度∑-△A/D转换器和16位D/A转换器。主要介绍内核兼容8051的MSC1211微控制器的结构特点,ADC通道,DAC通道及Flash编程模式等功能。
关键词 微控制器 数/模转换器 模/数转换器 速闪存储器 应用
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12 bit 100 MS/s Flash-SAR混合型模数转换器的设计与实现 被引量:1
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作者 张章 吴宵 解光军 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2020年第2期216-223,共8页
文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法... 文章设计了一款Flash-SAR混合型模数转换器(analog-to-digital converter,ADC),结合了快闪型(flash)ADC与逐次逼近型(successive approximation register,SAR)ADC的优点,具有高速、高精度和低功耗的特点;提出了一种带冗余位数字校准算法,该算法在SAR ADC中添加1 bit冗余位,当第1级Flash ADC带来的误差小于一定的失调电压限度,第2级SAR ADC中的数字校正电路能够将误差校准回来,最终得到正确的数字输出。该ADC采用"3+10"的2级流水线结构,在SMIC 0.18μm互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)混合信号工艺下进行仿真,当电源电压为1.8 V,采样频率为100 MHz,输入信号接近Nyquist频率时,通过数字校准,ADC有效位(effective number of bits,ENOB)为10.990,信噪比为67.973 dB,无杂散波动态范围为95.381 dB,仿真结果证明了该算法能够有效提升ADC系统性能。 展开更多
关键词 快闪型模数转换器 逐次逼近型模数转换器 冗余位数字校准
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4-bit FLASH ADC行为级建模与仿真 被引量:1
14
作者 孙肖林 吴毅强 《现代电子技术》 2013年第22期120-123,126,共5页
基于Matlab/Simulink的平台,设计并实现了一种新型的单通道4.bit FLASH ADC行为级仿真模型,模型充分考虑到时钟抖动、失调电压、迟滞效应、比较器噪声等非理想特性,使整个系统更逼近实际电路。在输入信号为1 GHz,采样时钟频率为500 MHz... 基于Matlab/Simulink的平台,设计并实现了一种新型的单通道4.bit FLASH ADC行为级仿真模型,模型充分考虑到时钟抖动、失调电压、迟滞效应、比较器噪声等非理想特性,使整个系统更逼近实际电路。在输入信号为1 GHz,采样时钟频率为500 MHz时,对非理想模型进行时域及频域分析,创建的模型和系统仿真结果可为ADC系统中的误差、静态特性及动态特性研究提供借鉴。 展开更多
关键词 FLASHADC MATLAB SIMULINK 行为级建模 非理想特性
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用于CMOS低中频GPS接收机的模数转换器的设计考虑与实现(英文) 被引量:1
15
作者 莫太山 叶甜春 马成炎 《电子器件》 CAS 2008年第3期853-858,共6页
首先对用于CMOS低中频GPS接收机的模数转换器(ADC)进行了设计考虑。由ADC引入的信噪比降低与四个因素有关:中频带宽,采样率,ADC的比特数及ADC的最大阈值与噪声均方根比值。在设计考虑的基础上,采用TSMC0.25μmCMOS单层多晶硅五层金属工... 首先对用于CMOS低中频GPS接收机的模数转换器(ADC)进行了设计考虑。由ADC引入的信噪比降低与四个因素有关:中频带宽,采样率,ADC的比特数及ADC的最大阈值与噪声均方根比值。在设计考虑的基础上,采用TSMC0.25μmCMOS单层多晶硅五层金属工艺实现了一个4bit16.368MHz闪烁型模数转换器,并将重点放在了前置放大器和提出的新的比较器的设计和优化上。在时钟采样率16.368MHz和输入信号频率4.092MHz的条件下,转换器测试得到的信噪失真比为24.7dB,无杂散动态范围为32.1dB,积分非线性为+0.31/-0.46LSB,差分非线性为+0.66/-0.46LSB,功耗为3.5mW。ADC占用芯片面积0.07mm2。 展开更多
关键词 模数转换器 闪烁型 CMOS GPS接收机 低中频
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基于0.13μm SiGe BiCMOS工艺的10 GS/s、3 bit模数转换器 被引量:2
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作者 张翼 沈宇 +3 位作者 李晓鹏 杨磊 刘中华 郭宇锋 《南京邮电大学学报(自然科学版)》 北大核心 2019年第5期26-33,共8页
基于0.13μm SiGe BiCMOS工艺,文中设计了超高速全并行模数转换器,其时钟采样率为10 GS/s、精度为3 bit。该模数转换器采用全差分的电路结构,其中跟踪保持放大器采用电容增强技术获得大带宽。设计中采用差分编码技术降低编码电路的误码... 基于0.13μm SiGe BiCMOS工艺,文中设计了超高速全并行模数转换器,其时钟采样率为10 GS/s、精度为3 bit。该模数转换器采用全差分的电路结构,其中跟踪保持放大器采用电容增强技术获得大带宽。设计中采用差分编码技术降低编码电路的误码率,提高工作速度。电路仿真结果表明,当时钟采样率为10 GS/s时,ADC电路的微分非线性和积分非线性均小于0.2 LSB。该ADC电路在输入信号频率低于10 MHz时的有效位数大于2.8位,在输入信号频率为1 GHz时的有效位数大于2.5位。在-5 V和-3.3 V供电电压下,电路的总功耗为1.6 W,芯片面积为1.0 mm×1.2 mm。 展开更多
关键词 全并行模数转换器 SIGE BICMOS工艺 差分编码电路 超高速
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Monte Carlo Analysis of Yield and Performance of a GaAs Flash ADC
17
作者 张有涛 王洋 +2 位作者 夏冠群 李拂晓 杨乃彬 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第8期1509-1513,共5页
Monte Carlo methods are used to analyze yields and performance of GaAs flash ADCs. Due to the nonuniformity of threshold voltage,the DNL and INL of flash ADC will decrease approximately linearly. And the higher the re... Monte Carlo methods are used to analyze yields and performance of GaAs flash ADCs. Due to the nonuniformity of threshold voltage,the DNL and INL of flash ADC will decrease approximately linearly. And the higher the resolution of ADC is, the faster these key nonlinear parameters decrease. When the nonuniformity increases to some degree,the yields of GaAs flash ADCs will decrease exponentially,and the missing code will increase more quickly for the higher resolution ADCs. So,GaAs HBT and HEMT with technology of etching stop will be widely used in high speed and high resolution ADCs. 展开更多
关键词 YIELD flash ADC GAAS Monte Carlo
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新型低功耗8位250 MSPS 3级Flash A/D转换器
18
作者 宁宁 于奇 +4 位作者 范龙 吴霜毅 刘国庆 刘源 杨谟华 《微电子学》 CAS CSCD 北大核心 2007年第2期238-241,共4页
为了降低A/D转换器(ADC)的功耗和面积,基于Flash ADC原理,利用分级比较方式,减少ADC比较器数目,并源自全新的基准区间选通逻辑模块,替代MDAC和残差放大单元;针对8位分辨精度,提出了一种新型3级Flash ADC架构,并依此结构,设计实现了一个8... 为了降低A/D转换器(ADC)的功耗和面积,基于Flash ADC原理,利用分级比较方式,减少ADC比较器数目,并源自全新的基准区间选通逻辑模块,替代MDAC和残差放大单元;针对8位分辨精度,提出了一种新型3级Flash ADC架构,并依此结构,设计实现了一个8位250 MSPSADC。0.35μm/3.3 V AMS Si-CMOS工艺模型和版图验证结果表明,在实现250 MSPS前提下,DNL<±0.4 LSB,INL<±0.5 LSB;Nyquist频率下,SFDR为59.2 dB,功耗85 mW,面积1.20mm×8 mm。对比同类ADC,功耗与面积指标明显占优。该系统架构可望应用于高速低功耗混合信号处理电路的研究和开发。 展开更多
关键词 3级Flash A/D转换器 比较器 高速低功耗 基准区间选通逻辑
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双通道1Gsps波形取样电路研制
19
作者 向海生 赵豫斌 +2 位作者 江晓山 盛华义 赵京伟 《核电子学与探测技术》 CAS CSCD 北大核心 2009年第1期77-80,共4页
主要介绍了大亚湾中微子实验读出电子学系统中应用FADC(Flash ADC)进行波形取样、重建的研究,介绍了1Gsps的FADC相关情况,以及基于FADC的双通道波形取样电路设计及测试结果。
关键词 FLASH ADC 大亚湾中微子实验 波形取样
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多通道Flash ADC瞬态波形取样电路的研制
20
作者 盛华义 庄保安 赵平平 《核电子学与探测技术》 CAS CSCD 北大核心 2003年第5期385-390,共6页
描述了一种用于中微子实验系统的多通道FlashADC波形取样电路的设计考虑和工作过程,给出了与探测器系统联机实验的初步结果。电路设计基于9U-VME规范,取样频率20MHz。为不丢失好事例信息,数据的缓冲存储采用了流水线结构,电路具有multih... 描述了一种用于中微子实验系统的多通道FlashADC波形取样电路的设计考虑和工作过程,给出了与探测器系统联机实验的初步结果。电路设计基于9U-VME规范,取样频率20MHz。为不丢失好事例信息,数据的缓冲存储采用了流水线结构,电路具有multihit(多次命中)测量的能力,较好地满足了中微子实验中物理测量的要求。 展开更多
关键词 多通道FlashADC瞬态波形取样电路 电路设计 中微子实验 物理测量 反应堆
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