一种应用于14位ADC的运算跨导放大器

基于SMIC 0.18μm标准CMOS工艺,设计了一种应用于40MHz采样频率的14位高精度流水线ADC电路的运算跨导放大器,包括增益级电路、前馈级电路、共模反馈及偏置电路。放大器的输入增益级采用带正反馈环路的增益自举技术,在低频时实现了较高的增益。区别于传统频率补偿技术,使用一种新型无密勒电容的前馈频率补偿方案,实现了在不同工作状态下的频率补偿。仿真结果表明:在3V电源电压下,运放的直流增益为156dB,单位增益带宽积为1.03GHz,输出摆幅为2.5V,建立时间为9.3ns,可满足高精度流水线ADC性能要求。

12位100MS/s ADC中采样/保持电路的分析与设计

设计了一种高性能的采样保持(S/H)电路,在1.8V的电源电压下,其性能满足12位精度、100MS/s转换速率的ADC的要求。设计中采用了一种新型的自举采样开关,提高了S/H电路的可靠性和线性度;对于高增益大带宽的运算跨导放大器OTA的带宽设计,在分析了主运放和辅助运放在带宽和相位裕度等方面的关系的基础上,提出了新的设计方法。仿真结果表明:S/H电路的差动输出摆幅达到了2V;对于输入为49MHz的正弦波,测得其信号噪声失真比达到了82dB,满足12位ADC的要求;整个电路的功耗约为20mW。

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.

一种运用于高速ADC的采样保持电路设计

设计了一种用于Pipelined ADCs中的前置采样保持电路。从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路。基于SMIC0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW。输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB。

Flip-around结构高速采样保持电路的设计

分析了Flip-around结构采样保持电路产生失真的原因。采用增加哑开关管的自举开关,消除与输入有关的电荷注入和时钟馈通;采用增益增强技术,提高运算放大器的直流增益,并通过调整辅助运放的负载电容大小,实现主运放建立时间特性的优化。设计了一个Flip-around结构的高速采样保持电路;对电路各模块进行了功能仿真,给出了整个采样保持电路的仿真结果。

12位50 MHz流水线ADC采样保持电路实现

对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50 MHz流水线A/D转换器的采样保持电路。采用SMIC 0.35 μm混合CMOS工艺,对整个A/D转换器进行实现。测试结果表明,采样保持电路完全满足设计要求。

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC1.8V/3.3V0.18μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9dB,与传统自举开关相比,提高了16.3dB。

10bit 20MS/s流水线模数转换器设计

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运放、辅助运放单位增益带宽和相位裕度范围。采用SMIC0.35μm2P4M工艺流片验证,20MHz采样率,2.1MHz输入信号下,SFDR=73dBc,ENOB=9.18bit。

超过100dB SFDR的1.2V 14位20M采样保持放大器

设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.

一种3V 13位40MHz低功耗采样/保持电路

设计了一种3V 13位40MHz低功耗采样保持电路。该电路采用带增益提高的全差分折叠式共源共栅运算放大器,满足高速高精度的要求;同时,采用带哑元补偿管的栅压自举开关,减小了采样开关带来的非线性失真。使用XFAB 0.35μm CMOS工艺库,对整体电路和分块电路进行了仿真和分析。

一种14位125MHz采样/保持电路的设计

设计了一种高性能采样/保持(S/H)电路,采用全差分电容翻转型的主体结构,有效减小了噪声和功耗。在电路设计中,采用栅压自举开关,极大地减小了非线性失真,同时,有效地抑制了输入信号的直流偏移。采样/保持放大器电路采用折叠共源共栅结构,由于深亚微米工艺中器件本征增益减小,S/H电路为达到更高增益,采用增益提升技术。设计的采样/保持电路采用0.18μm1P5M工艺实现,在1.8 V电源电压1、25 MHz采样速率下,输出差动摆幅达到2 V(VP-P),输入信号到奈奎斯特频率时仍能达到98 dB以上的无杂散动态范围(SFDR),其性能满足14位精度、125MHz转换速率的流水线ADC要求。

适用于12bit流水线ADC采样保持电路的设计

介绍了一种用于12 bit,20 MS/s流水线模数转换器前端的高性能采样/保持电路。该电路采用全差分结构、底极板采样来消除电荷注入和时钟馈通误差。采用栅压自举开关,并通过对电路中的开关进行组合优化,极大地提高了电路的线性性能。同时,运算放大器采用折叠式增益增强结构,以获得较高的增益和带宽。采用CSMC公司的0.5μm CMOS工艺库,对电路进行了仿真和流片。结果表明,在5 V电源电压下,采样频率为20 MHz,采样精度可达到0.012%,在输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为76 dB。

一种13bit 40MS/s采样保持电路设计

设计了一个用于13bit40MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3V的TSMC0.18μm工艺对电路进行设计和仿真,仿真结果表明,在40MHz的采样频率下,采用保持电路的SNDR达到84.8dB,SFDR达到92dB。

用于10位100MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。

用于视频图像传感器的12 bit 60 MS/s流水线模数转换器

介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到:动态参数无杂散动态范围(SFDR)为86.18 d B,信噪比(SNR)为72.91 d B,信纳比(SNDR)为72.8 d B,有效位数(ENOB)为11.72 bit。

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路。该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR)。电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器。采用0.18μm CMOS工艺库,对电路进行了Hspice仿真验证。结果表明,整个电路消耗静态电流5.8 mA。

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。

用于1 GSample/s 14位ADC的运算跨导放大器

运算跨导放大器是流水线型ADC中乘法数模转换器(MDAC)模块的重要组成部分。设计了一种用于1 GSample/s 14位流水线型ADC的运算跨导放大器(OTA)。由于无线通信领域的应用需要,设计要求在1.8 V的电源电压下,实现1.6 V的差分输出并且能够满足ADC速度和精度要求的运算跨导放大器。采用增益自举电路的套筒式结构可使OTA同时具有高增益带宽积(GBW)和高直流增益,并设计共源极放大器作为OTA的第二级实现较大输出摆幅。调零电阻和密勒补偿使OTA在较小功耗下获得合适的相位裕度,配合零极点分析可进一步优化OTA整体功耗。该运算放大器基于40 nm CMOS工艺实现。仿真结果表明,该运算跨导放大器的直流增益大于90 dB,GBW大于17 GHz,相位裕度大于80°,完全满足1 GSample/s 14位流水线型ADC的性能要求。

Σ-Δ ADC无条件稳定理想OTA-C积分器

提出了一种基于有源自举增益提升技术的近似理想的 OTA- C积分器电路 ,详细分析了有关原理、稳定条件、失真、失配等特性 ,该积分器无条件稳定工作于Σ-Δ ADC闭环系统中。以一阶 Σ- Δ ADC为例 ,进行了模拟验证 。