基于FPGA的高帧速CMOS成像系统设计

为了实现数字图像的高速高分辨率实时处理,设计了一种基于CMOS图像传感器、FPGA、千兆网和串口通信控制的高速高分辨率CMOS成像及实时显示系统;给出了系统结构原理,介绍了系统软硬件结构设计,结合CMOS图像传感器的工作模式和驱动时序,设计了系统成像控制模块、图像数据的高速缓存模块、图像数据的千兆网高速传输模块,实现了图像的实时显示与成像外部控制。实验表明,设计的成像系统方案合理,系统在全帧全分辨率(1280×1024)下读出帧频最高可达500帧/秒。

0.13μmCMOS下的1000Base-T联合解码均衡器

分析了0.13μm CMOS工艺下适合于IEEE 802.3 ab标准1000Base-T千兆以太网收发器的联合解码均衡器结构。通过分析适用于1000 Base-T的超前计算技术,对超前计算结构进行了优化,降低了现有联合解码均衡器在0.13μm工艺下的硬件复杂度。通过物理设计确定了优化的联合解码均衡器的算法与结构。优化后,14抽头MA4在0.13μm工艺下门数减少了8.7k,约9%,14抽头并行判决反馈解码器门数减少了9.5k,约6%。