基于FPGA软件安全性的HDL编码规范分析与研究

随着FPGA的广泛应用,FPGA的运行代码的安全性也越来越重要。文章从HDL编码的角度,研究了影响FPGA软件功能安全性的几个重要因素,分析了信号跨时钟域处理、状态机设计、信号毛刺等因素在编码阶段对软件安全性的影响,并提出了对应的防范措施;形成了基于FPGA软件功能安全性的HDL编码和设计规范,为规避在编码阶段引入软件功能安全性问题提供了一定的依据和参考。

Verilog HDL语言的AES密码算法FPGA优化实现

AES密码算法是目前广泛使用的一种加密算法。为了对AES算法进行优化,通过对密钥扩展模块重复调用,实现代码的高效利用。具体方法为在AES算法进行加解密运算时,其中所需的密钥可在其他模块执行时重复调用,即一次生成十轮密钥,通过控制模块实现轮密钥加运算。详细叙述了改进后AES算法的Verilog HDL硬件语言实现,特别是对具体实现过程中关键核心代码进行了清晰描述,经modelsim6.1f仿真验证正确后进行了FPGA硬件实现,对FPGA硬件实现进行了实验结果正确性验证。实验结果表明,优化后的AES算法在Xilinx Virtex-V FPGA上仅占用了3 531个Slice,5 522个LUT,与同类加密算法实现所需的资源数对比,在性能同等条件下占用面积更少,可满足芯片的较小面积应用需求,从而可以使得AES算法应用于目前流行的各种小面积智能卡上。

基于FPGA的HDLC协议控制器

为了实现军航管制系统中雷达数据的可靠传输,根据HDLC协议的帧结构和循环冗余校验(CRC)原理,提出了一种新型的基于并行机制的HDLC协议控制器,讨论采用FPGA新技术实现HDLC协议帧的构成、解析模块及其内部的CRC码生成、检验模块的方法。在FPGA内部采用硬件描述语言(HDL)并行设计多通道的高级数据链路控制(HDLC)协议控制器,该协议控制器有效利用FPGA的片内硬件资源,实现了并行解析和生成多通道的HDLC协议报文,提高了数据通信系统中的多通道扩展性、实时性和稳定性。

基于Verilog HDL语言的FPGA设计

采用VerilogHDL语言在Altera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用VerilogHDL语言的优越性.

基于Verilog HDL的SPWM全数字算法的FPGA实现

在详细阐述正弦脉宽调制算法的基础上,结合DDS技术,以Actel FPGA作为控制核心,通过自然采样法比较1个三角载波和3个相位差为1200的正弦波,利用Verilog HDL语言实现死区时间可调的SPWM全数字算法,并在Fushion StartKit开发板上实现SPWM全数字算法。通过逻辑分析仪和数字存储示波器得到了验证,为该技术进一步应用和推广提供了一个良好的开放平台。

基于Verilog HDL的FPGA数字系统设计优化

文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。

USB2.0控制器CY7C68013与FPGA接口的Verilog HDL实现

USB(通用串行总线)控制器CY7C68013因其数据传输速率快和多样的接口方式为ATA、FPGA(现场可编程门阵列)和DSP(数字信号处理器)等提供了简单和无缝连接接口而得到广泛使用,介绍了此控制器与FPGA接口的控制和HDL(硬件描述语言)实现方法。利用CY7C68013控制器的Slave FIFO从机方式,用Verilog HDL在FPGA中产生相应的控制信号,实现对数据的快速读写。试验结果表明此方案传输速度快、数据准确,可扩展到其他需要通过USB进行快速数据传输的系统中。

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用。本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法。

Verilog HDL语言在FPGA/CPLD系统设计中的几个原则

根据 FPGA/ CPL D硬件结构的特点 ,从系统设计的实际出发 ,提出了利用 Verilog HDL 进行 FPGA/CPL D设计的一些描述风格的基本原则 ,这些原则中 ,有些是传统电路设计中不存在的 ,但是对设计的性能具有直接的影响 .这些原则也可以用于指导用原理图进行设计 .

用Verilog HDL实现基于FPGA的通用分频器的设计

在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。

基于FPGA的HDB4设计与实现

该文通过对HDB3编码后连零数太少、传输效率低的特点,提出一种基于FPGA的HDB4编译码实现方法,并给出用Modelsim的仿真波形,完成硬件电路的设计和测试。HDB4(四阶高密度双极性)码具有无直流分量、连零个数不超过4个、传输效率高、便于提取时钟信号等特点,采用该方法设计的HDB4编码器已应用于相关实验中。

Robei开发环境下基于FPGA的智能安防系统设计

为了解决档案室、仓库等无人场景下的智能监控需求,设计研制出一种以FPGA为控制芯片的基于Robei EDA环境开发的智能安防系统。系统包括由门禁监测、多传感器融合的入侵监测(适用于多种环境)、环境监测组成的监测模块,融合WiFi、蓝牙、SIM卡的无线报警模块,基于云端的监控组网模块。系统具有在各种环境下对入侵目标进行追踪并发送警报、对室内环境参数进行监测、火灾预警、无线报警、视频无线传输、警报日志生成的功能,还可通过云端构建多节点智能监控网络。系统实验测试结果表明,该系统满足对无人区域进行入侵监测和识别的智能安防要求,研究结果具有一定的实用价值。

基于FPGA的异步串口通信波特率自动检测技术

针对常规串口通信波特率检测效率低、软件移植性差,甚至占用中央处理器(CPU)硬件资源等问题,本文基于现场可编程逻辑门阵列(FPGA)技术,结合Verilog HDL语言设计了一种异步串口通信波特率自动检测方法,可实现快速、准确检测异步串口通信的波特率值。通过统计异步串口通信中每个高低电平脉冲宽度,并比较脉冲宽度的数值,得到异步串口通信过程中最小的脉冲宽度。利用不同波特率的每个比特位宽与时间的关系,计算最小电平脉宽对应的波特率。仿真和测试结果表明,FPGA通过接收异步串口通信的数据,能实现异步串口通信波特率的自动检测,最大误差不超过1%,不依赖CPU,具有高效和准确的特点。

FPGA与硬件描述语言(HDL)的设计

FPGA芯片是逻辑技术的硬件基础,而硬件描述语言(HDL)是具体逻辑实现的手段和工具,两者构成了逻辑技术的基本核心,文章针对两者特性进行介绍,结合应用提出了一种FPGA的设计流程.

基于HDL Designer的FPGA静态测试技术研究

为保障电力行业软件产品FPGA测试质量,结合电力系统相关FPGA软件产品研究,利用Mentor HDL Designer工具进行静态测试,为有效精简测试结果条目,提高静态测试效率和质量,提出了一种基于测试项目的最小规则库优化方案,并给出了搭建测试环境遇到的典型问题解决办法。最后对最小规则库进行验证,测试结果表明,该方案能有效保障FPGA软件产品测试质量。

基于FPGA的多功能FIR数字滤波器设计

现代测控通信系统为航天器传输的测控信号模式多样、特性复杂。针对传统数字滤波器无法满足滤波特性多变的问题,设计一种基于FPGA的多功能FIR数字滤波器。根据任务需求选择满足性能指标的窗函数、频率响应特性、滤波带宽等控制命令,调用ROM表中对应的滤波参数,满足多功能滤波需求,采用对称型滤波结构节省FPGA硬件资源,利用乒乓缓存的操作满足信号滤波实时性,通过Verilog HDL语言实现多功能FIR数字滤波器。ModelSim设计仿真和实际FPGA工程试验结果表明,多功能FIR数字滤波器参数可选多变,能适应不同滤波需求信号的多种场景,灵活性强、实时性好、稳定性好、实用性高。

基于VerilogHDL的分频器的优化设计

基于整数和小数分频的实现原理,提出了整数和小数分频器的算法和结构,采用Verilog硬件描述语言优化设计了偶数、非50%占空比和50%占空比的奇数、半整数分频器,重点对任意小数分频器进行了设计优化.用LDV5.1进行了仿真,用Synplify Pro进行了基于ALTERA公司FPGA的综合,证明了其可行性.

基于FPGA的UART设计与实现

为在CPCI总线数字I/O模块上实现UART(universal asynchronous receiver transmitter,通用异步接收发送器)接收功能,提出了一种基于现场可编程门阵列器件(FPGA)的UART设计与实现方案。在Altera Quartus Ⅱ开发平台上采用Verilog HDL语言和其自带的IP CORE实现UART的接收。最后借助于QuartusⅡ集成开发环境中提供的SignalTapⅡ嵌入式逻辑分析仪进行验证,结果表明,该UART工作稳定可靠。

2FSK调制解调系统的FPGA设计与实现

FSK(Frequency Shift Keying)——移频键控,或称数字频率调制,是数字通信中使用较早的一种调制方式.数字频率调制的基本原理是利用载波的频率变化来传递数字信息.在数字通信系统中,这种频率变化不是连续而是离散的.详细介绍了基于FPGA的2FSK调制解调系统的原理、设计、实现和调试,通过QuartusⅡ软件,在FPGA实验板上设计了一种全数字2FSK调制解调系统,并调试出结果.根据调试结果做出的优化设计,能够简化传统调制器的设计,缩短系统设计周期.

基于FPGA的O-QPSK调制解调器设计

利用Quartus Ⅱ和ModelSim软件,基于EP2C35芯片FPGA开发平台,通过Verilog-HDL语言,完成了O-QPSK调制解调器的设计。该设计具有结构简单、占用芯片面积少、便于生成IP核等优点。电路与系统的仿真结果表明,所预期的功能均已实现,该方法适合在无线传感器网络及低功耗通信集成电路设计中应用。