一种用于CIS列级ADC的片上抗PVT变化高精度自适应斜坡发生器

传统的片上全局斜坡发生器电路容易受工艺、电压和温度(PVT)的影响,导致斜坡信号易失真、线性度差;由于寄生电容的影响,片外校准的难度较大。提出了一种可以抗PVT变化,实现自适应校准斜率的斜坡发生器,采用逐次逼近算法细调和定步长搜索法微调相结合的方式,实现对斜坡的两点校正。斜坡校准电路包括电阻型DAC、电流型DAC、逻辑控制、动态比较器等模块。仿真结果表明,自适应斜坡发生器的平均校准周期约为1.143 ms,校准后斜坡微分非线性为+0.00207/-0.00115 LSB,积分非线性为+0.6755/-0.3887 LSB,在不同PVT条件下校准电压误差小于1.5 LSB,平均功耗仅为1.155 mW,与传统斜坡发生器相比具有精度高、功耗低的优点。

应用于高速图像传感器的高线性度Latch ADC

针对高速应用设备对CMOS图像传感器高速、高线性度的要求,本文在传统SS ADC(Single Slope ADC,单斜模数转换器)的基础上,实现了一款应用于图像传感器的Latch ADC,工作频率达到了600 MHz。Latch ADC可以多列像素共用一个Gray Code计数器,并通过Latch结构快速锁定和存储数据,实现了SS ADC中Counter和SRAM的功能。本文采用110 nm工艺,实现了一种高速12位Latch ADC。经过仿真验证,本文的Latch ADC具有高线性度,每次转换的周期为7.094μs,平均功率为180.3μW,转换功耗为1.279 nJ.

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

高速ADC电路的低功耗设计与优化技术

在当今信息时代,高速模数转换器(Analog-to-Digital Converter,ADC)在数字信号处理系统中扮演着至关重要的角色,其性能直接关系到系统的整体性能和功耗。文章研究了高速ADC电路的低功耗设计和优化问题,提出了一种在电路中通过降低静态功耗和动态功耗来实现低功耗目标的设计方法。该方法具体包括电源管理的优化、低功耗器件的采用和时钟分布的优化等技术手段。这种方法有效降低了电力消耗,同时提高了ADC性能,具有一定的实用意义。

一种12 bit 200 MS/s低功耗SAR-TDC ADC

为了满足低电压条件下高速高精度采样需求,设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR)ADC将电压转换为8 bit数字,残差电压变换为时域延时信息后,第二级4.5 bit时间数字转换器(TDC)将延时转换,最终校准输出,实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构,以及优化时间判决器,提升了ADC的动态性能和采样速度,降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时,功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv^(-1)·step^(-1),能够满足低功耗高速采样的应用需求。

基于硬件增强设计的高速ADC测试技术研究

针对高速ADC的精准评价与降低硬件测试平台对ADC的性能损伤需求,通过对高速ADC测试平台硬件损伤的定性分析,对板级阻抗、输入衰减网络、通道间隔离度及数字输出对指标影响做理论推导。根据定性分析和理论指导,对高速ADC的硬件做增强型设计。以双通道1.5 GSPS,10位ADC实施增强设计及系统级验证,测试结果表明:输入链路阻抗、衰减网络的优化可获得0.6 dB链路增益;输入链路与时钟链路间隔离度优化获得>3 dB底噪收益;链路中串接功率补偿模块可明显抑制杂散。这为高速ADC性能的可靠评估提供了有效参考。

Design of Low Power and High Speed CMOS Comparator for A/D Converter Application

This paper presents an improved method for design of CMOS comparator based on a preamplifier-latch circuit driven by a clock. Design is intended to be implemented in Sigma-delta Analog-to-Digital Converter (ADC). The main advantage of this design is capable to reduce power dissipation and increase speed of an ADC. The design is simulated in 0.18 μm CMOS Technology with Cadence environment. Proposed design exhibits good accuracy and a low power consumption about 102 μW with operating sampling frequency 125 MHz and 1.8 V supply. Simulation results are reported and compared with earlier work done and improvements are observed in this work.

基于数字自校准的14位SAR ADC的设计

为了降低电容型模数转换器(ADC)中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型(SAR)ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2 V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 mW,有效位数为13.45 bit,信噪失真比(SNDR)为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。

高速ADC(模拟数字转换器)结构设计技术

系统分析了当前主流的FLASHADC、折叠式ADC、流水线ADC等各种高速ADC的结构,比较各种结构之间的优缺点,阐述了高速ADC结构的发展趋势。

基于欠采样技术的ADC输出传输延迟的测试

对于高速、超高速 ADC,输出传输延迟是进行时序控制的重要参数。本文针对常规测试方法只能在特定输入信号下 ,对该参数加以测量的缺点 ,提出采用欠采样技术在动态输入下进行测量 ,可以方便地在不同输入下进行测试 ,便于

软件无线电的直接射频采样ADC系统研究

提出了一种高速混合滤波器组 ADC系统 ,该 ADC系统能对射频模拟信号 (2 MHz～ 2 0 0 0 MHz)直接进行模 /数转换 ,而且分辨率达到 1 2比特以上。显然 ,用此高速混合滤波器组

软件无线电直接射频采样的高速ADC系统研究

针对混合滤波器组ADC系统因其ADC模拟输入带宽低而不能对频率较高的射频模拟信号直接进行模 /数转换的瓶颈 ,本文提出了一种基于Nyquist采样定理和带通采样定理的抽取器数学模型 ,对该数学模型进行时域、频域的分析证明后 ,设计了一种基于该数学模型的SHA抽取器 ,进而在混合滤波器组ADC系统的基础上 ,提出了高速混合滤波器组ADC系统。它能将带宽为 (2MHz～ 2 0 0 0MHz)的射频模拟信号直接模 /数转换 ,且分辨率达到 12比特以上 。

多阶微分采样及其在高速ADC系统中的应用

首先阐明了多阶微分采样的原理,给出了更为简洁的完美重构条件。然后根据该条件导出了多阶微分采样完美重构滤波器组的频谱响应和理想的冲激响应。对理想滤波器的冲激响应进行了延迟、截断和加窗来得到可实现的有限冲激(F IR)重构滤波器组,从而实现了高速的多阶微分采样型ADC系统。理论分析和仿真结果说明本文设计的重构滤波器组可以对多阶微分采样进行很好的重构,整个系统信纳比(S INAD)平均可达83.3 dB,无伪波动态范围(SFDR)平均达102.7 dB。

带参考通道的时间交叉ADC数字后台校准方法

设计实现了一种带参考通道的时间交叉ADC(TIADC)通道误差数字后台实时校准方法。参考通道ADC与TIADC各个子通道ADC依次对齐,对同一输入信号在同一时刻进行采样并转换,输出差值被用在数字后台LMS自适应校准算法中以计算通道间的失配误差估计值,实现对各通道失调失配、增益失配和采样时刻失配造成误差的实时校准。FPGA实验结果表明,应用于12 bit,4通道,采样频率400 MS/s的TIADC中,归一化输入频率fin/fs=0.134时,在失调误差、增益误差和采样时钟误差分别为5%FSR、5%和1%Ts条件下,校准后信号噪声失真比(SNR)和无杂散动态范围(SFDR)分别提高了约19.61 d B和28.28 d B,为73.83 d B和86.15 d B,有效位达到11.96位。本校准方法计算复杂度低、易于硬件实现,能够应用于任意通道数的TIADC校准。

EV8AQ160型ADC在2.5 Gsps双通道高速信号采集系统中的应用

针对某高速实时频谱仪中的高速模数转换器(ADC)的应用,基于信号采集系统硬件平台,介绍了一种最大采样率可达5 Gbps的高速8位A/D转换器EV8AQ160。该器件内部由4路并行的ADC构成,各路ADC可并行工作也可交错工作。详细描述了EV8AQ160在交错模式下的工作原理,介绍了其在某双通道高速信号采集系统中的应用,给出了EV8AQ160与Xilinx公司Virtex-6 FPGA的接口设计方案以及系统结构框图,并用ISE的在线逻辑分析仪(ChipScope Pro)测试了ADC性能。把ADC输出的数据存储在DDR3中,然后进行FFT变换,进而分析ADC的信噪比及有效位数,实测表明整体指标达到设计要求。

12位800 MS/s ADC设计

提出了一种基于0.18μm CMOS工艺设计的12位800MS/s高速ADC。采用独特的折叠/内插与流水线相组合的结构,兼具折叠/内插结构的高转化率与流水线结构的高分辨率的优点。介绍了ADC的总体结构,分析了采样保持电路的设计原理,阐述了折叠/插值与流水线结构电路的机理,描述了数字自校正原理。在采样率800MS/s和模拟输入397MHz条件下进行版图后仿真,SFDR达到62dB。

基于高速ADC和FPGA的宽带数字相关器设计

为同时完成4个Stokes矢量参数的相关测量,反演海面风场,提出了新型数字相关器的设计方法。结合高速数字相关器在数字极化辐射计中的应用,介绍了高速数据采样和相关处理系统。通过两片高速A/D转换器(ADC08D1500)同步采样四路信号,采样结果通过Xilinx公司新一代现场可编程门阵列(FPGA)-Virtex5芯片作相关运算,相关结果通过串口上传到计算机,详细介绍了系统各个部分的接口电路和时序控制的设计。系统可以实现四路信号最高1.5GHz采样率的相关计算。

基于EV10AQ190的高速ADC接口设计

针对E2V公司的高速ADC芯片EV10AQ190,提出了一种高速ADC接口电路设计方案。首先简要介绍了高速ADC芯片EV10AQ190技术特点,然后重点叙述了影响高速ADC接口电路性能的两大关键技术:FPGA片同步技术和多路ADC校正技术,最后给出了硬件调试及实验结果。实验结果表明,该高速ADC接口电路采样率可稳定工作在4GHz以上。这种方案已成功应用到某宽带雷达回波模拟系统的设计中。

高速ADC交叉采样控制器的FPGA实现

设计了2通道和4通道高速ADC交叉采样控制器,可以把采样速率分别提高到2倍和4倍。对高速ADC,使用CPU无法满足速度要求,所以使用FPGA实现控制。控制器使用了FPGA片内锁相环产生具有等相位差的采样时钟、输出时钟和控制信号,对输入的ADC交叉采样数据进行交叉处理,然后输出合成的高速采样数据。仿真结果表明,这种交叉采样的控制算法是可以实现的。