一种高速低功耗8 bit两步式SAR ADC的设计

近年来,随着5G通信技术以及物联网技术的兴起,人们对高速、低功耗ADC的需求日益增长,对其性能要求也越来越高,传统SAR ADC结构为实现高转换速度需要以降低转换精度为代价,目前同时实现高速度和高精度仍是其设计难点。为实现高性能SARADC设计,本文基于电压-时间混合域量化结构,采用2bits/cycle技术,以锁存器为辅,有效减小单个比较周期所需时长。采用级间冗余技术,通过数字逻辑提供0.5位冗余并使第2级时间域的量化精度提升0.5位。本文基于TSMC65-nmCMOS工艺进行电路设计,最终实现1GS/s采样率、8.5比特量化位数、功耗为3.6m W、SNDR为49.89dB,Fo M为14.1 fJ/conv.-step的高速低功耗SAR ADC的设计。

一种三模混合冗余总线控制系统设计研究

为了简化三余度容错总线控制系统设计,提高其容错效率,提出了一种自检、互检与表决机制相结合的软硬件协同混合冗余管理机制。该机制采取当班机主控、备机跟随当班机运行的工作方式,构成了间接的三取二表决机制,实现了三机表决、双机热备与单机运行3种工作模式自动切换,可以容忍任何配套设备任何余度模块任意组合的一度故障与典型二度故障,取消了一般三模冗余模块之间的交叉数据通信链路,简化了软硬件设计,提高了系统实时性。试验表明,在不同的故障发生时机条件下,经过0~2个控制周期可以完成系统重构。