系统芯片I_(DDQ)可测试设计规则和方法

目的 为了使 IDDQ测试方法对 SOC(系统芯片 ) IC能继续适用 ,必须实现 SOC IDDQ的可测试性设计 ,解决因 SOC设计的规模增大引起漏电升高问题 .方法 传统的电路分块测试方法存在需要增加引腿代价 ,因此是不实际的 .本文提出了一种通过 JTAG边界扫描控制各个内核电源的 SOC IDDQ可测试设计方法 .结果 实验表明该设计不要求专门的控制引腿 ,硬件代价是可忽略的 .结论 本文提出的方法可有效地用于系统芯片的

I_(DDQ)测试全面系统化的研究

基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。

用于CMOS集成电路的IDDQ测试技术研究

主要介绍了 CMOS电路的 IDDQ测试技术。该技术的实现方法有两种 :一种是片内 IDDQ测试 ;另一种是片外 IDDQ测试。前一种是在被测芯片内 ,设计一个电流传感器。后者是在被测芯片外的负载板上附加一个小电路 ,变 IDDQ为电压测试 。

一种检测互连的I_(DDQ)内建并行测试方法

并行测试是高可靠系统检测的一种有效方法 .分析了当前大多数并行测试所采用的技术 ,针对它们硬件代价高、不易现场检修、复杂性大的不足之处 ,提出了一种新的检测多芯片模块互连的并行内建自测试IDDQ方法 .该方法采用IDDQ监控器代替复杂的验证电路 ,可完全消除庞大的验证电路 ,提高系统的可靠性 .

CMOS电路电流测试综述

集成电路设计与测试是当今计算机技术研究的主要问题之一．ＣＭＯＳ电路的静态电流（ＩＤＤＱ）测试方法自８０年代提出以来，已被工业界采用，作为高可靠芯片的测试手段．近年来，动态电流（ＩＤＤＴ）测试方法正在研究中．现在正面临一些亟待解决的问题，希望大家的参与．

一种有效评估桥接故障的I_(DDQ)可测试性分析算法

鉴于传统的可测试性分析算法不能处理重汇聚扇出问题,该文提出了一种有效的评估电路桥接故障可测试性的IDDQ可测试性分析算法。这种算法是基于给电路中每个门施加基本矢量集的概率进行的。开始在原始输入端采用单值标记,通过电路分级和从原始输入端传播标记集可识别重汇聚扇出门,然后采用反向蕴含过程计算重汇聚门基本矢量的概率值,进行重汇聚扇出点的评价。实验结果表明这种算法可获得较精确的可测试性分析结果。