基于IODELAY原语SAR载荷模拟器延迟单元设计

针对星载合成孔径雷达中数传分系统测试时，需要进行接收数据时序拉偏测试需求，提出一种基于FPGA原语的SAR载荷模拟器延时单元设计方法，该延迟单元采用IODEIAY原语，通过时序约束实现正反向时钟与数据时序拉偏功能，同时分析了FPGA内部逻辑资源约束对时序拉偏功能的影响；仿真与试验结果表明，基于该延迟单元的SAR载荷模拟器时钟与数据时序调整范围可达-6-6ns，步进1ns，系统运行稳定，满足设计要求。

一种基于FPGA的高精度大动态数字延迟单元的设计

本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路在Virtex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。

5 Gsps高速采样系统的设计与实现

现代通信领域对数据采集系统中的采样速率、传输速度与存储速度以及存储容量等技术指标的要求越来越高。针对高采样速率的需求,采用高速采样芯片EV10AQ190,设计并实现了5 Gsps高速数据采集系统。该系统实现的技术难点主要是高速采样器与FPGA之间的高速数据的传输,针对这一难点,采取了延时调整、串并转换以及数据训练对齐等技术手段,使FPGA能够准确地接收采样数据,为后续的数据处理奠定了基础。对采集系统进行了测试,采样速率达到了5 Gsps。

X射线脉冲星导航时间测量电路的设计

在X射线脉冲星地面实验系统的仿真源所产生的X射线并经过前置电路转换成光子脉冲的基础上,设计了一种高精度的光子脉冲到达时间测量电路。该时间测量电路采用Xilinx公司的Virtex 5开发板,利用粗时间测量与细时间测量相结合方法,得到从75ps到99 year的高精度大动态范围的时间测量数据。实验仿真结果表明,该时间测量电路具有测量时间动态范围大,精度高,实现成本低,电路稳定性好等特点,为X射线脉冲星导航定位系统的后续数据处理电路提供了高精度的X射线光子脉冲到达时间数据。

基于IODELAY的高速ADC自动校准设计

文章针对高速ADC数据端易出现时钟、数据相位偏差的问题,提出了一种基于FPGA中自带的IODELAY模块的自校准设计。文章介绍了该自校准设计实现的硬件平台及FPGA逻辑方法,并对该设计在测试平台上进行了验证测试,验证结果表明,该技术能够有效地解决ADC数据端出现时钟、数据相位偏差的问题,提高ADC的性能。

基于高速AD的动态相位自校准实现

高速AD广泛应用于雷达通信、电子对抗、卫星导航、高能物理等领域。由于高速AD接口数据速率可以达到上GHz,这就要求FPGA对AD随路时钟的上升沿必须定位到数据的中心稳定区域,否则,数据将变得不准确。针对高速AD的接口特点,本文提出了一种高速AD接口IODELAY的相位动态自校正方案,使得采集的AD数据稳定可靠。从而使FPGA后级对AD信号的处理成为可能。