基于灰度图谱分析的IP软核硬件木马检测方法

随着芯片设计、制造、封装等流程的分工细化,利用第三方知识产权(IP)软核进行二次开发可以明显提升设计效率,减少重复工作。但是大量非自主可控IP软核被用于加速设计时,可能导致芯片在设计阶段被植入硬件木马,使得芯片安全性难以保证。当前IP软核安全检测方法主要依赖功能测试、代码覆盖率和翻转率分析,或在语义层面进行关键字匹配,且无法对加密IP软核进行检测。在分析硬件木马结构及其在IP软核中实现特征的基础上,利用非可控IP软核与“Golden”IP软核中寄存器传输级(RTL)代码灰度图谱的特征差异,基于Trust-Hub构建“Golden”软核集,提出基于灰度图谱特征的IP软核硬件木马检测模型和算法。以功能篡改型IP软核B19-T100为实验对象,通过调整合适的成像矩阵参数,利用分块匹配对比方式实现硬件木马检测,结果表明,该算法的检测精度达97.18%。在对B19、B15、S38417等5类共18个样本进行测试时,所提算法的平均检测精度达92%以上,表明其可实现对硬件木马的有效识别,检测精度和适用性较强。

基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

CRYSTALS-Kyber算法的IP核设计与验证方案研究

随着量子计算机的不断发展,现有的公钥密码算法随时面临着失效的危机。而抗量子密码(PQC)算法的出现,使得这一危机得到化解。与此同时,CRYSTALS-Kyber算法由于其安全性高、速度快等优点在美国国家标准与技术研究院(NIST)标准化算法中脱颖而出。为提高硬件实现的效率及安全性,提出了一种基于CRYSTALS-Kyber算法的知识产权(IP)核设计与验证的方案。介绍了该系统的硬件实现方法及其中包含的3个模块,密钥生成模块、加密模块和解密模块,研究了实现IP核的关键单元数论变换(NTT)、高级可扩展接口(AXI)以及仿真验证的具体方案,并对总体方案进行了可行性分析。

用于LLC谐振拓扑的PFM发生器IP核设计

阐述LLC谐振拓扑的结构和频率特性,针对LLC谐振变换器对占空比固定为50%、频率可调节的需求,基于国产Seal 5000系列SA5Z-30-D1平台,提出一种带死区和互补输出的PFM发生器IP核。提出的IP核内部具有上下计数模式计数器和死区与互补生成模块,通过寄存器设置计数器最大值与自增量,以计数器方向信号作为PFM输出送入死区与互补生成模块,在死区与互补生成模块中产生反相信号并插入死区。通过示波器观测实际输出信号表明该IP核输出效果良好,可以灵活地输出可配置的带有死区、互补输出的PFM波形。

基于FPGA的等精度频率计IP Core设计

介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SoPC技术在QuartusⅡ5.0环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作了验证。

基于IP Core的FIR数字滤波器的FPGA实现

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整个过程方便、快捷;去伪延迟控制器效果明显。

基于IP Core的PXI Express接口DMA引擎设计

PXI Express是PCI Express在仪器领域的扩展。采用Xilinx公司的PCI Express端点硬核,详细阐述了一种通用DMA引擎的实现方法,对DMA读写操作流程和设计思想进行了详细的分析和说明,并提出了提高DMA引擎数据传输速率的优化方法。分别在硬件层和软件层进行测试,设计的DMA引擎可以达到较高的数据传输速率,为PXI Express接口提供了一种通用的解决方案,可以满足PXI Express系统中对高数据带宽的传输需求,具有很好的应用价值。

基于NCO IP core的Chirp函数实现设计

首先分析Chirp函数在频域上的一般特性,并且分析Altrea公司提供的数控振荡器知识产权核(NCO IP core)的输入/输出特性,通过MegaCore环境确定其输入控制字,通过外围逻辑电路实时向NCO IP core调入控制频率控制字以达到改变输出频率的目的,并通过在示波器上观测FPGA的运行情况,验证了该设计具有很好的输出效果。

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。

一种基于IP Core实现FFT变换的新方法

在数字信号处理领域,传统的快速傅里叶变换(FFT)实现方法无非通过软件编程和ASIC这两种方法来实现,而FPGA的出现使人们在实现FFT又多了一个方便快捷的选择。本文提出了一种基于Altera公司的FFT IPCore实现FFT的方法,该方法简单、灵活,可以缩短工程开发周期,节约成本。

嵌入式系统与IP—CORE、M-CORE设计技术

介绍了一些标志性嵌入式设备与技术的特征以及ＩＰ－ＣＯＲＥ、Ｍ－ＣＯＲＥ嵌入技术应用设计的特点和发展动向。

Microblaze微处理器IP Core的结构及应用

本文概要介绍了基于RISC指令集的Microblaze微处理器IPcore体系结构的主要特性和支持的标准外设 ,简述了MicroBlaze嵌入式系统开发环境的功能及使用 ,主要介绍了和PC机串口通讯为应用背景的一种Microblaze嵌入式系统的设计实现 ,给出了系统实现的硬件资源平台以及部分代码 。

高稳定度步进电机控制器IP Core设计

利用SoPC技术设计了一种通用性强、细分数可编程、升/降速曲线可编程的步进电机控制器IP Core,并利用Altera的DE2开发板进行了设计验证。

基于Nios Ⅱ处理器的SVPWM IP Core设计

为降低FPGA实现3电平SVPWM算法的复杂性,减小SVPWM模块所占用的资源,文中利用正弦函数和余弦函数的关系,采用小容量ROM提出了一种新的SVPWM控制算法。利用Verilog HDL实现了算法的硬件设计,并封装成IP核以方便设计复用,在Altera公司的DE2开发板上进行了设计验证,体现了SOPC嵌入式系统的灵活性和扩展性。

USB设备控制器IP Core的设计与实现

本文介绍一款USB设备控制器IPCORE的设计与实现。论文首先介绍了USB设备控制器的设计原理,模块划分及每个模块的功能。然后介绍了该IPCORE在ModelsimSE中的功能仿真及FPGA验证结果。

GPIB控制器的IP-core设计

介绍GPIB控制器软件部分——IP核设计,采用模块化设计思想、VHDL语言、EDA仿真平台和DE2开发板实现。实验结果表明:采用此方法具有效率高、移植性强及成本低等特点。

USB IP Core的Verilog HDL语言设计方法

通用串行总线(USB)作为一种崭新的微机总线接口规范,具有即插即用、扩展方便等优点,已成为计算机必备的一个接口。采用VerilogHDL语言设计USBIPCore,分析时序设计要点。实现对主机发送的标准设备请求,返回设备描述符、传送数据等操作,并在MaxplusⅡ环境下进行了波形仿真和时序分析。时序仿真满足设计要求。

基于FPGA实现波形成型器IP-Core的技术研究

主要研究通用波形发生器的设计问题。首先讨论了它的原理 ,然后给出基于FPGA实现通用波形发生器的硬件结构 ,最后用VHDL语言实现了波形成型器的软核IP -Core ,并载入硬件验证了设计的正确性。

基于IP Core的数字电路综合实验

目前IP core以及IP core的运用是行业技术发展的一大趋势。对EDA技术实验教学中的IP core的综合运用进行了探讨。所给出的例子都是利用Xilinx的ISE软件,在其FPGA(SPARTAN3A and SPARTAN3AN系列)芯片上实现了的。文中所讨论的基本要点,对初学者如何理解设计重用和运用IP core来进行综合型实验设计是有所帮助的。

基于IPCore的高速数据发送卡的设计

讨论使用FPGA来实现PC I IP Core的方法,介绍高速数据发送卡的功能和结构,通过实际工作描述使用IP Core来实现数据发送卡的逻辑控制设计,以及PC IW DM驱动程序的设计。