基于FPGA的等精度频率计IP Core设计

介绍了等精度频率测量方法的原理及误差分析,利用基于FPGA的SoPC技术在QuartusⅡ5.0环境下用VHDL语言实现了等精度频率计的软核IPCore设计,并在相应的开发平台上作了验证。

基于IP Core的FIR数字滤波器的FPGA实现

介绍使用EDA工具及IP Core开发基于FPGA的FIR数字滤波器,采用去伪延迟控制器,截除因滤波器延迟产生的伪信号。使用FDATool工具设计FIR数字滤波器,利用现有的IP Core在FPGA器件上实现滤波器设计,借助ChipScope Pro工具验证实现结果。整个过程方便、快捷;去伪延迟控制器效果明显。

基于IP Core的PXI Express接口DMA引擎设计

PXI Express是PCI Express在仪器领域的扩展。采用Xilinx公司的PCI Express端点硬核,详细阐述了一种通用DMA引擎的实现方法,对DMA读写操作流程和设计思想进行了详细的分析和说明,并提出了提高DMA引擎数据传输速率的优化方法。分别在硬件层和软件层进行测试,设计的DMA引擎可以达到较高的数据传输速率,为PXI Express接口提供了一种通用的解决方案,可以满足PXI Express系统中对高数据带宽的传输需求,具有很好的应用价值。

基于NCO IP core的Chirp函数实现设计

首先分析Chirp函数在频域上的一般特性,并且分析Altrea公司提供的数控振荡器知识产权核(NCO IP core)的输入/输出特性,通过MegaCore环境确定其输入控制字,通过外围逻辑电路实时向NCO IP core调入控制频率控制字以达到改变输出频率的目的,并通过在示波器上观测FPGA的运行情况,验证了该设计具有很好的输出效果。

RS(15,9)编码器IP Core的实现

RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。

一种基于IP Core实现FFT变换的新方法

在数字信号处理领域,传统的快速傅里叶变换(FFT)实现方法无非通过软件编程和ASIC这两种方法来实现,而FPGA的出现使人们在实现FFT又多了一个方便快捷的选择。本文提出了一种基于Altera公司的FFT IPCore实现FFT的方法,该方法简单、灵活,可以缩短工程开发周期,节约成本。

Microblaze微处理器IP Core的结构及应用

本文概要介绍了基于RISC指令集的Microblaze微处理器IPcore体系结构的主要特性和支持的标准外设 ,简述了MicroBlaze嵌入式系统开发环境的功能及使用 ,主要介绍了和PC机串口通讯为应用背景的一种Microblaze嵌入式系统的设计实现 ,给出了系统实现的硬件资源平台以及部分代码 。

高稳定度步进电机控制器IP Core设计

利用SoPC技术设计了一种通用性强、细分数可编程、升/降速曲线可编程的步进电机控制器IP Core,并利用Altera的DE2开发板进行了设计验证。

基于Nios Ⅱ处理器的SVPWM IP Core设计

为降低FPGA实现3电平SVPWM算法的复杂性,减小SVPWM模块所占用的资源,文中利用正弦函数和余弦函数的关系,采用小容量ROM提出了一种新的SVPWM控制算法。利用Verilog HDL实现了算法的硬件设计,并封装成IP核以方便设计复用,在Altera公司的DE2开发板上进行了设计验证,体现了SOPC嵌入式系统的灵活性和扩展性。

USB设备控制器IP Core的设计与实现

本文介绍一款USB设备控制器IPCORE的设计与实现。论文首先介绍了USB设备控制器的设计原理,模块划分及每个模块的功能。然后介绍了该IPCORE在ModelsimSE中的功能仿真及FPGA验证结果。

USB IP Core的Verilog HDL语言设计方法

通用串行总线(USB)作为一种崭新的微机总线接口规范,具有即插即用、扩展方便等优点,已成为计算机必备的一个接口。采用VerilogHDL语言设计USBIPCore,分析时序设计要点。实现对主机发送的标准设备请求,返回设备描述符、传送数据等操作,并在MaxplusⅡ环境下进行了波形仿真和时序分析。时序仿真满足设计要求。

基于IP Core的数字电路综合实验

目前IP core以及IP core的运用是行业技术发展的一大趋势。对EDA技术实验教学中的IP core的综合运用进行了探讨。所给出的例子都是利用Xilinx的ISE软件,在其FPGA(SPARTAN3A and SPARTAN3AN系列)芯片上实现了的。文中所讨论的基本要点,对初学者如何理解设计重用和运用IP core来进行综合型实验设计是有所帮助的。

基于Xilinx FPGA IP CORE的可调正弦信号发生器设计

针对传统基于FPGA设计直接数字式频率合成器(DDS)的方法存在的代码量且使用较多的FPGA逻辑资源的不足,本文提出了一种基于Xilinx FPGAIP CORE的DDS设计方法,直接调用已封装好的DDS core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,可以实现信号频率、相位和幅度的程序控制,输出信号具有失真度低、稳定度好、分辨率高等优点。

基于IP Core的PCI-X总线数据传输卡设计

在高速阵列信号处理系统中,数据采集端与信号处理主机之间的数据通信量非常的大,为了保证系统性能,对数据传输卡提出了更高要求,传统基于PCI总线的数据传输卡已经不能满足系统需要,作为PCI总线的升级版——PCI-X总线,不光提高了总线时钟频率,还拥有更为合理的传输时序与中断响应机制,是新一代阵列信号处理系统的理想总线。本文介绍了基于PCI-X总线的数据传输卡的设计与实现,并对基于IPCore的PCI-X总线接口实现进行了详细分析,从仿真与实际使用效果验证了基于PCI-X总线的数据传输卡达到了设计性能。

基于FPGAIP CORE的正弦信号发生器

针对传统基于FPGA设计直接数字式频率合成器的方法存在的代码量大且使用较多的FPGA逻辑资源的不足,本文使用了一种基于Xilinx FPGA IP Core的DDS设计方法。直接调用已经封装好的DDS Core,无需编写DDS程序代码,只需熟悉core的接口定义和操作方法。实际应用表明,该方法能够大大提高设计效率且使用较少的FPGA资源,输出信号具有失真度低、稳定度好、分辨率高等优点。

PCI桥接IP Core的Verilog HDL实现

PCI总线是目前最为流行的一种局部性总线。通过对PCI总线一些典型功能的分析以及时序的阐述,利用VerilogHDL设计了一个将非PCI功能设备转接到PCI总线上的IPCore。同时,通过在ModelSimSEPLUS6.0上运行测试程序模块,得到了理想的仿真数据波形,从软件上证明了功能的实现。

基于IP Core的RS编译码器的设计与实现

里德-索罗蒙码(Reed-Solomon,简称RS码)以其纠错能力强且实现简单的特点广泛应用于现代通信及计算机领域。在讨论RS码的编译码原理基础上,采用基于IP Core的方法,设计了RS(31,15)编译码器,并通过仿真及测试验证了设计的正确性。

基于硬件描述语言的MP3解码器仿真平台的搭建以及IP Core的重用

开发基于硬件描述语言的 MP3解码器 ,首要的问题是要搭建一个能被很好地掌握控制的仿真平台。仿真平台包括仿真输入平台和仿真输出平台。在仿真输入平台中 ,构造了 2个模块 ,一个是用来存储 MP3音频文件的 ROM模块 ,另一个是控制器模块 ,其功能是把 RO M中的数据以串行数据流的方式送到解码器模块中去。其中 ,在构造 RO M模块时 ,采用了 IP

基于FPGA的IP Core设计

文章基于8253的工作原理,结合ALTERA公司的FLEX10KE产品的特点,采用VHDL硬件描述语言与原理图两种设计方式,对8253进行层次化、模块化、参数化的逻辑设计,编写8253的各个功能模块,对设计的所有模块进行仿真验证。将完成的设计最终配置到FLEX10KE芯片上,经调试验证了设计的正确性。

基于灰度图谱分析的IP软核硬件木马检测方法

随着芯片设计、制造、封装等流程的分工细化,利用第三方知识产权(IP)软核进行二次开发可以明显提升设计效率,减少重复工作。但是大量非自主可控IP软核被用于加速设计时,可能导致芯片在设计阶段被植入硬件木马,使得芯片安全性难以保证。当前IP软核安全检测方法主要依赖功能测试、代码覆盖率和翻转率分析,或在语义层面进行关键字匹配,且无法对加密IP软核进行检测。在分析硬件木马结构及其在IP软核中实现特征的基础上,利用非可控IP软核与“Golden”IP软核中寄存器传输级(RTL)代码灰度图谱的特征差异,基于Trust-Hub构建“Golden”软核集,提出基于灰度图谱特征的IP软核硬件木马检测模型和算法。以功能篡改型IP软核B19-T100为实验对象,通过调整合适的成像矩阵参数,利用分块匹配对比方式实现硬件木马检测,结果表明,该算法的检测精度达97.18%。在对B19、B15、S38417等5类共18个样本进行测试时,所提算法的平均检测精度达92%以上,表明其可实现对硬件木马的有效识别,检测精度和适用性较强。