用于LLC谐振拓扑的PFM发生器IP核设计

阐述LLC谐振拓扑的结构和频率特性,针对LLC谐振变换器对占空比固定为50%、频率可调节的需求,基于国产Seal 5000系列SA5Z-30-D1平台,提出一种带死区和互补输出的PFM发生器IP核。提出的IP核内部具有上下计数模式计数器和死区与互补生成模块,通过寄存器设置计数器最大值与自增量,以计数器方向信号作为PFM输出送入死区与互补生成模块,在死区与互补生成模块中产生反相信号并插入死区。通过示波器观测实际输出信号表明该IP核输出效果良好,可以灵活地输出可配置的带有死区、互补输出的PFM波形。

基于FPGA实现波形成型器IP-Core的技术研究

主要研究通用波形发生器的设计问题。首先讨论了它的原理 ,然后给出基于FPGA实现通用波形发生器的硬件结构 ,最后用VHDL语言实现了波形成型器的软核IP -Core ,并载入硬件验证了设计的正确性。

USB IPCore的设计

USB(通用串行总线)是一种新的外设连接技术,凭借其速度上的优势和良好的通用性等优点得到了广大使用者的认可,已经逐步成为PC机的一种标准接口.USB设备端接口控制芯片是一个USB应用设备与主机通信的桥梁,而USB内核(USB Core)则是芯片内部的一个关键模块.本文以USB设备端接口控制芯片的设计项目为背景,简单介绍了USB1.1规范的协议层内容,讨论了USB设备控制芯片的整体框架,重点描述了芯片中USB内核的功能结构及设计思路,此外,还介绍了对USB内核的功能仿真和系统验证.

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核。针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法。并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体。经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标。该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值。

基于IP核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计 ,采用高层综合的方法设计出与MCS 5 1系列微处理器指令集完全兼容的 8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果 .该芯片的设计对于各种嵌入式系统 (ES)和片上系统 (SOC)

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性,减小电路板面积,提出一种基于FPGA的异步串行口IP核设计。该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真。最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能。该IP核具有模块化、兼容性和可配置性,可根据需要实现功能的升级、扩充和裁减。

SoC及其IP核的设计与其在通信中的应用研究

提出现代集成电路技术中的SoC及其IP核的设计方法,在分析SoC的特点及其IP核的基本特征的基础上,给出了系统级设计软件、IP核开发流程和关键技术,并将其应用于NGN中综合业务接入系统的具有自主知识产权的集成电路设计中.

WISHBONE IP核互联总线

介绍了一种新兴的SOC片上总线--WISHBONE。对总线的结构、连接方式、接口信号、数据传输方式及数据顺序作了详细说明,并总结了WISHBONE总线的技术特征。

基于IP核的8位微控制器设计

设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用开发人力消耗节约70%,显著提高了设计效率,并通过实际微控制器系列设计实例阐述了该设计方法的实施和IP核复用策略.

Xilinx IP核在2FSK调制解调器FPGA设计中的应用

针对利用FPGA进行2FSK系统的设计问题,通过复用高性能的Xilinx IP Core,选择相位抖动、泰勒级数纠正等方法改进输出频率特性,构建了关键的DDS电路模块。按相互协调方式分别进行了调制、解调部分的设计实现和主要模块编程,仿真表明完全满足工作要求,方法简便且系统性能可调控,较利用传统方法或DDS电路模块实现该系统节约FPGA资源,极大提高设计效率。

基于VerilogHDL的IP核参数化设计

指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系。在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP。IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件。应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力。作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果。

基于Vivado HLS的FFTIP核设计与实现

研究基于Xilinx高层次综合工具HLS设计FFT IP核的新方法,并在Zynq平台上搭建音频频谱显示系统用于对设计的FFT IP核进行测试。首先用MATLAB生成1 024点FFT算法所需要的旋转因子,然后用C语言编写FFT算法程序后经HLS综合成IP核并进行了两次优化,与优化前相比延迟时间节省了19%到40%,LUT资源节省18.5%。测试结果表明,所设计的FFT IP能够成功地实现音频信号的频谱分析。

基于EDA技术的单片机IP核设计

本文介绍了利用EDA技术设计出与MCS-51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片的IP核,并经过验证获得了满意的效果。

应用于片上系统中低功耗IP核设计的自适应门控时钟技术

门控时钟技术一直以来是降低芯片动态功耗的有效方法.文章结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2%的动态功耗,同时理论上平均降低70.9%的漏电功耗.

可实时更新任意函数和图形波形的发生器IP核设计

基于直接数字频率合成(DDS)原理、可编程片上系统(SoPC)技术和Avalon总线规范,结合软件编程技术,设计了一个通过PC软件可实时产生任意函数表达式波形和人工图形绘制波形的任意波形信号发生器。该信号发生器包括具有独特调制方法及多功能DDS IP核设计、用于通信控制接口的NiosII软件设计和函数波形产生与图形波形编辑的PC软件与界面设计。给出了4种设计波形与实际输出波形的测试验证结果。在该信号发生器运行时,通过PC端上位机软件可十分方便且实时地更新波形,并通过函数方式与图形方式相结合,真正实现任意波形信号的产生。

基于SoC可重构密码算法IP核接口电路设计与实现

针对SoC芯片多IP核集成问题,提出了系统集成时软硬件协同设计方案,建立了可重构密码算法IP核接口电路模型。该模型引入桥芯片和可编程原理,解决了不同密码算法接口位宽不一致的问题。在介绍微控制器和可重构密码算法IP核相关功能的基础上,通过基于双端口存储器和寄存器组接口电路实例,验证了IP核接口电路功能的完备性和普适性。

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高,基于IP核的SOC系统的设计已被广泛采用。与此同时,电路测试的难度不断增大,对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16位时钟控制器(TimerControlUnit)的IP核设计,设计中采用了JTAG可测性设计电路。

集成电路设计中的IP设计与集成方法

在集成电路芯片设计中采用IP核(Intellectual Property Core)是IC设计进入SoC时代的必然选择,它可以达到提高设计效率、节省人力、满足及时上市的要求。重点阐述了IP的定义、分类、特征,国内外IP产业的发展状况以及IP的设计、验证、集成过程中的技术。

基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法.在研究可重用IP核及其在SOC设计中应用的基础上,给出了一种SOC设计的具体流程.研究认为,要满足设计进度和设计成功率,在进行SOC设计时,遵从规范、应用科学的设计方法是成功的前提.文后对SOC设计发展趋势作了较为详细的分析.

基于IP的系统芯片(SOC)设计

随着集成电路设计与工艺技术水平的提高,出现了系统芯片(SOC)的概念。本文介绍了基于IP的SOC设计方式的设计流程,指出了其与传统IC设计方法的不同。讨论了支持SOC设计的几种关键技术,并对SOC的技术优势及发展趋势作了全面阐述。