基于LVDS的DC平衡技术的高可靠性传输系统设计

随着数据传输对速度、距离和可靠性要求的提高,同时考虑到工作人员在测试环境中的安全问题,提出一个基于低压差分信号(LVDS)的DC平衡技术的设计方案。该方案采用LVDS串化器SN65LV1023A和解串器SN65LV1224B作为发送和接收芯片,由于LVDS在长距离传输方面存在限制,因此在硬件设计中采用驱动器LMH0002TMA和均衡器LMH0024MA来增加信号的驱动能力和补偿信号的衰减;在外围电路中加入隔离器ADN4651和RCLamp3324P芯片,分别起到提供信号隔离和保护和为高速数据接口提供ESD保护的作用。同时软件设计中,在核心控制器FPGA内部加入8B/10B编码技术,以保证数据传输中的DC平衡,即数据流中连续出现的“1”/“0”达到一个平衡均匀的状态,降低误码率且提高数据的可靠性。经大量实验测试验证,此设计可在90 m双绞线上以300 Mbit/s速率零误码传输。

超级电容储能DC-DC变换器及其控制

为实现直流微电网母线电压低频波动抑制需要实现对储能双向DC-DC变换器的控制。为此,设计了储能DC-DC变换器控制系统,采用PI控制实现了电压外环电流内环的双闭环控制,根据荷电量状态设计了超级电容的充放电控制策略。最后搭建了超级电容储能DC-DC实验系统,采用自动代码生成技术由MATLAB自动生成C代码实现对系统控制。在此基础上,对充电、放电、充放电三种情况分别进行实验,分析不同情况下的实验结果,结果验证了该设计的正确性。

基于ADACS_N平台的DCS二层系统服务器国产化替代与软件移植研究

针对核电厂DCS系统服务器硬件老化与停产共性问题,基于法国ADACS_N平台的DCS二层系统,研究一种服务器国产化替代与软件移植的可行方法,结合系统软硬件架构分析、国产化服务器硬件替代选型策略、源代码移植技术研究、最小化测试平台开发,为延长核电厂DCS系统生命周期、解决进口设备“卡脖子”问题、提升核电厂DCS关键设备自主能力提供一定参考。

基于FPGA的IRIG-B标准DC code编码器VHDL设计

为了实现靶场时统终端输出IRIG B标准DC code信号,采用VHDL语言在FPGA逻辑电路中设计了DC code编码器硬件电路,通过QuartusⅡ软件建立工程文件对VHDL语言DC code编码器电路进行编译和仿真,获得了符合IRIG B标准的DC code信号。经过实践验证,该电路具有实现方法简单、电路稳定性好、精度高的特点,实测同步精度小于1μs。

一种采用格雷码的低功耗软启动电路设计

介绍了一种采用格雷码的低功耗软启动电路,采用数控软启动技术,克服了传统软启动电路需外接大电容、增加引脚数等缺点,消除了大电容带来尺寸面积与匹配性的影响,提高了DC-DC转换器的稳定性:软启动电路调用了一种控制逻辑的编码方式,即格雷码编译。此模式的转换方式为,在电位逐渐增加期间,仅有一个码点发生改变。有效避免了码位变化时诱发的误输出,减少了普通二进制编码在频繁变化下产生的尖峰电流。格雷码的转换模式可以减小系统误差,提升整体电路的稳定性,在全部编译结束后,软启动结构自动切断整个编码系统,实现此结构的低功耗模式。

基于FPGA的IRIG-B(DC)码同步解码设计

介绍了IRIG-B码的原理,提出了一种基于FPGA平台的IRIG-B码同步解码方案,并成功实现,给出了实验结果。重点说明了B码解码过程中信号监测和晶振误差补偿的原理,以及该原理在FPGA的程序流程。

基于FPGA的IRIG-B (DC)码解码卡的设计

为解决传统解码仪存在的体积大、兼容性差等问题,提出利用FPGA实现解调IRIG-B(DC)码信息的电路板卡的设计,该板卡能够解调出IRIG-B(DC)码的时间信息,根据此时间信息,解码卡可以输出相应的秒脉冲,并且通过RS232串口将解调出的时间信息传送给上位机;试验证明该解码卡具有环境适应性强、体积小、结构简明、应用范围广等特点,可以满足实际应用场所对IRIG-B码解码的要求。

通用DCS组态平台的设计与开发

为了满足配有多种DCS的发电厂控制系统组态培训需要和减少投资,设计并开发了基于美国艾默生过程控制公司Ovation DCS的通用DCS组态平台,该平台能够仿真美国ABB控制公司的Symphony DCS等多种DCS组态环境,可进行组态、编译、下装、运行、在线调试等基本操作,与Symphony DCS Composer一致,具有较高的真实性。因其良好的开放性及易于扩充,可为发电厂提供多种DCS控制组态培训平台。

一种基于整数变换DC分量的自适应视频水印算法

提出了一种基于直流分量的自适应视频水印算法。在对原始视频帧进行随机选择的基础上,对亮度分量作二维4×4整数变换,并提取直流分量分组进行一维整数变换;为了兼顾水印的不可见性与鲁棒性的要求,根据水印长度和变换之后系数的大小自适应地选择嵌入水印的组及系数的改变强度。水印嵌入之前进行随机置换与LDPC编码增强了水印抗攻击能力。实验结果表明,该算法能够保证很好的视频质量,视频帧的PSNR值高于50dB,并实现了水印的盲提取。对于常见的视频攻击有较强的鲁棒性,特别是在多种格式压缩的条件下能有效提取水印。

ADC参数对光栅莫尔信号细分影响研究

莫尔信号细分是光栅传感器应用的必要环节,幅值分割法是实现莫尔信号细分的重要手段。为减小信号质量对细分结果造成的影响,误差补偿成为细分实现过程中必不可少的单元。本文针对数字式幅值细分方法开展研究,针对ADC参数对光栅莫尔信号误差补偿和细分效果的影响进行分析,建立ADC参数与莫尔信号直流补偿、幅值补偿和细分倍数之间的量化模型,设计并开展了直流和幅值补偿效果实验。研究结果表明:不同位宽的ADC对莫尔信号误差补偿和细分效果的影响不同,在本文模型的基础上,ADC位宽应提高1 bit^2 bit。研究成果对于莫尔信号数字式幅值分割细分系统的工程实现具有一定的指导意义和参考价值。

基于FPGA的IRIG-B(DC)解码编码器设计

针对机载测试系统以IRIG-B(DC)码作为整个系统的时间源,提出一种基于FPGA的解码编码器设计。该设计采用FPGA为主控制器,实现IRIG-B(DC)码的解码、秒脉冲生成、IRIG-B码编码等功能,当外部IRIG-B码输入中断时,可按系统时间产生IRIG-B码输出。主要阐述了IRIG-B(DC)码的格式,详细介绍了IRIG-B(DC)码解码编码器的软硬件设计,在实验室搭建测试环境对该设计进行了测试验证,结果表明该设计能够稳定可靠运行。

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准(HEVC)帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。

基于长边稀疏采样的AV1参考像素选择算法

开放媒体联盟开发的第一代视频编码标准(Alliance for Open Media Video 1,AV1)作为新一代的开放式视频编码技术,以其高压缩效率和高质量视频输出等优势成为在线视频领域的主流编解码标准之一。旨在优化帧内预测编码技术以降低编码运行的计算复杂度,从而节约视频编码时间。为此,提出了长边采样(Long-side Sampling, LS)和长边稀疏采样(Long-side Sparse Sampling, LSS)的参考像素选择方法,根据块的划分方式规律地提取关键参考像素,以改进直流(Direct Current, DC)预测和亮度预测色度(Chroma from Luma, CfL)预测技术的性能。实验结果表明,LSS可以规避运算中的除法操作且减少大量加法计算量,在全I帧(All Intra, AI)和随机接入(Random Access, RA)配置下,相较原始算法平均编码时间减少11%和13%,同时节省0.03%和0.04%的Bj?ntegaard Delta Bit Rate(BDBR)。

用GPS校时的IRIG-B(DC)时间码产生器设计

本文简要介绍了研制ＧＰＳ校时的ＩＲＩＧ－Ｂ（ＤＣ）时间码产生器的目的、意义、组成及设计要点，重点讨论了提高时间同步精度的技术措施及相应的设计方法。

基于PC端的智能变电站IRIG-B(DC)测试方法研究

IRIG-B(DC)对时是智能变电站的一种常用对时方式,如何提高检测效率,具有重要意义。通过对组成波形的三种码元分析,提出了一种基于PC侧实现B码对时编码与解码的新方法。方法充分利用PC机优势,通过串口向装置提供B码对时服务或解析授时装置的B码输出,并完成数据存储和波形实时展示。同时利用被测装置提供的时间查询变量服务,实现了闭环自动测试。试验结果表明,方法使用简单、性能可靠,具有较好的使用价值。

基于游标法的时统IRIG-B(DC)码的数字传输技术

介绍了游标法代码变换的原理,分析了信号畸变对同步精度的影响以及时钟插入与封锁的作用,给出了利用FPGA实现时统IRIG-B(DC)码数字传输技术的方法。

基于FPGA的IRIG-B(DC)码的解码方案的设计与实现

IRIG-B码是国际上通用的时间码格式,广泛应用于各种系统的时间同步。针对IRIG-B(DC)码的调制特性,介绍一种基于FPGA的B码解调方案。重点描述了如何在同步时序中准确提取秒同步信号并解调B码中包含的时间信息。整个方案中采用Verilog HDL语言进行设计,已成功实现,并给出了验证结果。

基于FPGA的IRIG-B(DC)码解码

在分析了IRIG-B(DC)码码型特点的基础上,提出了一种IRIG-B(DC)时间码解码的设计方法。该方法由少量外围电路与一片现场可编程门阵列(FPGA)芯片组成,来实现对IRIG-B(DC)码的解码、1PPS信号输出、实时时间显示以及串行异步通信。与传统的方法相比,该设计方案具有体积小、成本低、工作稳定等优点,完全能够替代传统的B码机箱的功能。

基于边沿捕获的IRIG-B(DC)码解码的研究与应用

通过研究IRIG-B(DC)码原理,提出了基于定时器脉冲边沿捕获技术来实现IRIG-B(DC)码解码的新方法,并选用STM8S103芯片完成了IRIG-B(DC)码解码器的设计。功能仿真和实际测试表明该设计方法是一种解决自动化系统IRIGB码解码对时的有效方案。目前,该设计已经成功应用于某变电站中的GPS&IRIG-B(DC)对时系统。

纹理类型预判和SDC优化的3D-HEVC深度图帧内算法

为了降低3D-HEVC中深度图编码的计算复杂度,提出了结合纹理类型预判的深度图帧内快速编码算法SOG-SDC。针对深度图中穷尽模式搜索开销大,采用DMMs(depth modeling modes)模式几率小,以及分段直流残差编码模式(segment-wise DC coding,SDC)判断复杂的问题,通过计算当前预测单元(prediction unit,PU)的梯度和(sum-of-gradient,SOG)来预判编码单元(coding unit,CU)的类型(平坦/非平坦),并根据CU类型进行两方面的优化:一方面,选择性地跳过DMMs模式的检查,并提前终止CU的分割;另一方面,只对全率失真列表中平坦预测模式进行SDC编码,跳过其他候选模式的SDC编码。实验结果表明,在合成视点主观质量基本不变的情况下,该算法相较于HTM16.0在比特率仅增加0.14%的情况下减少了26.03%的编码时间,有效地降低了3D-HEVC视频编码的计算复杂度。