静电放电人体模型测试标准EIA/JEDEC中的问题研究

通过具体的实例说明目前的静电放电(Electrostatic Discharge,ESD)人体模型测试标准EIA/JEDEC尚存在一些需要完善的问题。目前的标准EIA/JEDEC中缺少对起始测试电压的规定,导致有些测试直接从千伏(kV)量级的高压开始进行,造成一些设计不良的ESD防护器件在低压发生失效的状况可能被漏检的后果。本文研究对象为一个漏端带N阱镇流电阻(Nwell-ballast)的GGNMOS(Gate-Grounded NMOS)型ESD防护结构。用Zapmaster对它做人体模型(Human Body Model,HBM)测试,发现从1Kv起测时,能够通过8Kv的高压测试;而从50V起测时,却无法通过350V。TLP测试分析的结果显示此现象确实存在。本文详细剖析了该现象产生的机理,并采用OBIRCH失效分析技术对其进行了佐证。因该问题具有潜在的普遍性,因此提出了对目前业界广泛采用的EIA/JEDEC测试标准进行补充完善的建议。

“存储＋逻辑”3D集成电路的硅通孔可测试性设计

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.

基于高性能数字芯片的多协议可编程接口设计

设计并制作了一种基于SMIC18混合信号工艺,可用于高性能数字芯片中的多协议、可编程输入接口电路。Cadence SPECTRE仿真及测试结果表明,电路可以在多种不同的JEDEC标准协议下工作并自由切换,并加入可控延迟,根据不同协议,电路可以编程选择不同的输入缓冲路径,在同一模块上集成10种JEDEC协议标准。电路同时可以在高至200MHz的HSTL协议下工作,也可以满足LVTTL等协议的5V耐压需求。

热载流子效应及其对器件可靠性影响的研究

该文主要阐述了热载流子效应产生的物理机制及器件的退化,进一步介绍了在JEDEC标准中,对可靠性模型寿命计算做出的规范下,目前使用的三种寿命计算模型:衬底电流模型,Vd模型,Isub/Id模型(即:胡模型),基于这些模型对器件寿命的估算,将为集成电路设计中器件优化与工艺改进提供重要参考信息。

集成电路国际标准分析

本文将针对集成电路领域国际标准情况开展分析,研究集成电路领域内的国际标准组织的运行模式和标准制修订情况,通过对领域内国内外标准的对比分析出国内外的标准体系和标准制修订方面上的差距。

塑封IC潮敏分级及相应的使用要求

参考JEDEC标准,介绍和讨论塑封IC器件的潮敏问题,如潮敏分级,相应的包装要求,SMT回流焊温度曲线等。对涉及潮敏IC器件的电子组装应用实践中的一些问题提出参考意见。

基于AXI总线高效能DDR3控制器IP软核的硬件实现

DDR3 SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的So C系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用Verilog HDL语言完成DDR3控制器IP软核。在分析了40nm DDR3 PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在Xilinx XC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。