基于JESD204B接口的波形产生FPGA设计

提出了一种基于JESD204B接口的波形产生的FPGA设计方案,该设计主要由FPGA、DAC、DDR3以及网口芯片组成,实现产生双通道、频率范围为2 GHz~3.5 GHz的中频信号。FPGA与DAC由高速串行接口JESD204B进行连接,实现双通道的波形产生、数字上变频及数模转换,网口芯片与DDR3用于传输和存储一些特殊数字波形。详细介绍了JESD204B接口时钟同步、DDS信号发生器、数字波形接收、缓存和发送等关键功能的设计。最后通过频谱分析仪抓捕DAC输出的中频信号验证了FPGA设计的可靠性。

基于JESD204B协议高速并行8bit/10bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。

基于JESD204B协议的高速雷达数字接收机设计

JESD204B协议的广泛运用以及其带来的好处,为雷达接收机提高集成度实现高速采集提供了可能。介绍了采用基于JESD204B协议的AD9680 ADC与可实现ESD204B协议数据帧解码的FPGA的高速雷达数字接收机的设计,简述了该接收机的系统架构,详细地阐述了数据帧解码的软件设计以及结合FPGA逻辑分析软件Chipscope和Matlab程序对系统的指标进行测试。

基于JESD204B协议的相控阵雷达下行同步采集技术应用

多通道数据的同步采集是数字相控阵雷达下行数据接收和处理要解决的关键问题。提出了支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计方案。利用JESD204B协议的确定性延迟特性,只要保证通道间下行数据的相互延迟不超过一个多帧时钟周期,通过关键控制信号的设计和处理,通道间可以实现数据的同步,有效控制板内多片ADC之间进行同步采样,从而解决数字相控阵雷达下行数据因采集带来的相位一致性问题。

基于JESD204B协议的数据采集接口设计与实现

目前国内对于高速串行JESD204B接口开发使用难以摆脱国外限制,缺乏自主设计技术经验积累。为了促进JESD204B接口国产化进程,文中介绍了一种基于JESD204B协议的高速采样数据解析接收电路。利用Xilinx的高速串行收发器GTX实现了JESD204B接口的物理层,采用GTX内部8B/10B译码器解析接收串行数据流,按照4拜特对齐方式完成字节对齐,对GTX的功能配置和端口信号进行了研究;通过FPGA逻辑设计完成了接口的链路层,采用模块化设计思想,设计了同步请求管理模块,通过判断连续接收到标识符的数目控制链路初始化,并设计了用于检测和替换数据帧尾控制字节的接收数据处理模块。经过测试验证,在7.4 Gbps的传输速率下接口可以正确解析数据,所设计接口电路满足工程应用需求。

基于FPGA的JESD204B-光纤传输接口转换器设计

针对目前JESD204B接口转换器在高速数据采集传输系统中逐渐普及,但接口IP尚未开源且接口信号与数据分析存储设备无法对接的现状,设计了JESD204B-光纤传输接口转换器。转换器以FPGA为逻辑控制核心,自主设计了JESD204B信号的接口逻辑,并利用SFP光模块与Aurora协议完成光纤接口传输,通过DDR3 SDRAM进行数据缓存交互。最后对JESD204B链路的建立与整体转换器系统的数据传输进行了测试,验证了所设计的JESD204B接口可成功与外部采集卡建立链路,整体数据能够实现10 Gbps的传输速率,且数据传输稳定无误。

基于JESD204B协议的多路同步应用

超宽带数字波束形成已经成为阵列电子侦察系统的核心技术之一。大带宽数据的同步是制约波束形成技术的带宽与稳定性的关键。通过比较传统数据同步传输方案,提出了基于JESD204B协议的系统同步方案,分析了同步设计要点,并对同步信号的传输进行改进,同时采用该方案完成现场可编程门阵列(FPGA)片间同步的硬件测试,最后给出测试结果,为后期工程应用奠定基础。

基于JESD204B的高速串行数据收发接口设计

目前的ADC/DAC多采用并行传输接口,在进行数据采用分析时,存在着串扰高、传输同步困难的一系列难题,为了解决这些问题,推出了以JESD204B为基础的高速串行数据传输接口。接口基于Xilinx公司的Virtex-7系列FPGA为核心控制单元设计电路,对于单通道来讲,其对应的传输速率是6Gb/s,进行有关信息收发检测,证明了传输信息的同步性以及整个方案的可行性。结果证明,基于JESD204B的串行传输办法不仅有效化解了并行传输存在的缺陷,同时有效降低了PCB布线难度,并且节约了成本。

符合JESD204B协议的传输层电路设计

为了匹配实际应用中链路工作模式,在深入理解JESD204B协议理论的基础上,设计了一种通用的传输层电路,采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能,建立Verilog编译模拟器(VCS)验证平台进行功能验证。仿真结果表明:该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换,实现组帧与解帧功能;基于65 nm标准工艺库综合评估,电路单通道时钟最高频率为1.25 GHz,能够达到协议支持的最高传输速度12.5 Gb/s。

基于JESD204B协议的高速串行接口研究

传统的传输方式多使用并行进行数据采样。并行传输方式不仅存在信号同步难、线间串扰大等缺点,而且PCB布局布线繁琐、板层多、成本高等。JESD204B作为一种新的高速串行转换器接口,其使用率正在稳步上升,且有望成为未来转换器的协议标准。首先简要介绍JESD204B协议的历史发展过程,其次详细阐述JESD204B协议接口结构,包含应用层、传输层、数据链路层、物理层,最后从芯片、接口应用和设计挑战方面综述基于JESD204B协议的高速串行接口的设计现状,并对未来接口发展进行展望。

基于JESD204B标准的多通道数据同步传输设计

多通道数据同步采集传输是信号采集系统要解决的关键问题。针对多通道数据采集系统前端模拟部分与后端数字信号处理部分高速同步传输面临的挑战,文中介绍了采用基于JESD204B协议的模数/数模转换器(ADC/DAC)与现场可编程门阵列相结合的数据同步传输设计,简述了该系统的基本架构。对基于JESD204B标准子类1的多通道数据采集传输过程中的延时原因进行了分析,利用JESD204B标准子类1同步原理,通过关键控制信号的设计和处理,可以实现接收多通道和发送多通道数据同步传输,有效控制板间及板内多片ADC/DAC之间进行同步采样,从而解决信号采集系统带宽和采样率提高带来的挑战。

基于JESD204B协议的接收端电路设计

设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。

基于JESD204B协议的雷达视频信号同步传输设计与实现

以宽带测向接收机中多波束比幅测向为背景,设计了基于JESD204B协议的高速背板视频信号同步传输方案。时钟、JESD204B协议参数的设计合理,实现了2块多通道视频幅度采集板与1块数据处理板之间线速率为6.25Gbps的高速同步传输,解决了多波束比幅测向前多通道视频信号传输同步问题。

基于JESD204B协议的多通道高速采集系统设计

JESD204B协议主要用于数据转换器与现场可编程门阵列(FPGA)之间数据传输的高速串行协议。与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及保证正确采样的设计难度。基于JESD204B协议,设计实现了一种多通道高速采集系统。该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA为核心电路,并包含了时钟锁相电路、DDR3等外围电路,最高支持2700MSPS采样率,可满足大部分高速雷达信号接收领域的采样需求。

基于JESD204B协议的高速串行接口的应用研究

本文主要针对JESD204B协议的高速串行接口进行研究,在解析JESD204B协议的基础上,分析JESD204B协议与传统协议相比具有的优势,最终提出基于JESD204B协议的高速串行接口设计。

基于FPGA的高速串行数据收发接口设计

针对传统ADC/DAC应用中采样数据并行传输存在线间串扰大、同步难等问题,设计了一种基于高速串行协议——JESD204B的数据收发接口。以Xilinx公司V7系列FPGA为核心控制单元设计电路,在单通道传输速率为6 Gb/s的条件下完成数据收发测试,验证了传输过程中数据的同步性、准确性及整体方案的可行性。设计结果表明,这种串行传输方式不仅解决了并行传输所带来的诸多问题,还降低了制板设计时PCB布线的复杂程度、减少了板层数量、节约了成本。

基于AD9154和FPGA的高速复杂雷达信号波形的设计

在现代复杂雷达系统中,需要获得大带宽以及复杂的信号波形,因此对AD/DA器件的采样率要求非常高。基于JESD204B传输协议的高速AD/DA器件相较于传统LVDS协议的器件具有高采样率及高传输速率等优势,可用于复杂雷达信号波形的产生。本文以Xilinx公司的ZC706开发板搭载的Zynq7000 FPGA为主控芯片,利用其高速串行接口与AD9154进行数据传输,控制AD9154产生中心载频1.8 GHz,跳频频点64个,合成带宽512 MHz的脉间随机跳频雷达模拟信号及相应的本振信号,用于算法仿真实验。

基于FPGA与高速AD9144的信号源设计

为了解决宽带项目并行总线中PCB布局复杂和高数据速率传输的问题,设计一款基于ADI公司最新DAC产品AD9144的信号发生器。对DAC芯片集成的JESD204B接口协议进行研究,以Xilinx公司的K7C325T FPGA为主控芯片,利用FPGA中的高速串行收发器GTX,实现JESD204B接口,完成单lane 6 Gbps的数据率传输,并结合外围硬件电路,实现了任意调制信号从基带到高中频的高质量产生,满足了协同的设计需要。

一种8 Gsps模数转换器中的8B10B编码电路设计

根据JESD204B协议,设计了一种应用于8 Gsps 12 bit模数转换器(analog-to-digital,ADC)接口电路中的8B10B编码器。该编码器采用双字节并行实现方案将系统时钟由500 MHz降低至250 MHz,通过添加1 bit均衡指示位,使得极性信息先于编码结果产生,减少了极性计算与传递引起的延迟;使用负极性编码,减小对查找表资源的使用。实验结果表明,该编码器能够支持12.9 Gbps的最大通道传输速率,相比级联型编码器和单字节编码器数据传输速率更高。所设计的编码器能够满足8 Gsps 12 bit模数转换器的应用需求。

基于3 GS/s 12 bit ADCs的高速串行接口控制层电路的设计与实现

高性能数据转换器是第五代移动通信基站系统的核心器件,其采样速率不低于3 GS/s、分辨率高于12 bit,因此高速串行接口取代传统接口电路成为必然趋势。基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行接口控制层电路。在保证高速传输的前提下,折中考虑功耗和资源,该电路在传输层采用预分频技术完成组帧;在数据链路层采用极性信息简化编码技术实现8 B/10 B编码。在Vivado 16.1环境下,采用Xilinx公司的ZC706 FPGA中PHY IP和JESD204B Receiver IP完成控制层接口电路的验证。实验结果表明数据传输正确,且串化后的传输速度达到7.5 Gb/s,相较于同类型的接口设计,其传输速度提高了50%。