高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器。这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题。设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用。各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量。分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量。经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4。

基于最小和算法的QC-LDPC译码器的FPGA实现

为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率,本文针对QCLDPC码校验矩阵的结构特性设计一种层间流水线结构译码器。该译码器对译码策略和校验节点更新结构进行优化,克服了传统分层译码并行所带来的数据冲突问题;各分层之间的迭代译码非串行进行,校验节点和变量节点可并行计算,有效地提高译码器的资源利用率;校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短,分层最小和算法加快了迭代译码的收敛速度,压缩了单次迭代所需时间。本文以WIMAX标准(2304,1152)QC-LDPC码为例,以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于最小和算法的QC-LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次时,吞吐量可达到1 Gbit/s。

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2 040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。

一种LDPC码的优化分层阈值偏移最小和译码算法

针对低密度奇偶校验(Low-Density Parity-Check,LDPC)码的译码算法在高信噪比区域性能较差和传统的泛洪调度译码方式收敛速度较慢等问题,提出了一种优化的分层阈值偏移最小和(Improved Layered Threshold Offset Min-Sum,ILTOMS)LDPC译码算法。该算法通过在最小值近零处添加一个阈值,在最小值小于该阈值的情况下选择局部最优的算法规避偏移最小和(Offset Min-Sum,OMS)译码算法的归零损失,在最小值较大时设置一个阈值来改善高信噪比时的译码性能,并且采用分层调度的方式进一步提高译码性能。仿真结果表明,所提的ILTOMS译码算法在复杂度无明显变化的情况下有一定性能增益,相比其他两种译码算法译码性能分别提升了0.4 dB和0.45 dB。

LDPC码改进型LBP译码算法研究

针对LDPC(Low Density Parity Check)码分层(LBP:Layered Belief-Propagation)译码算法计算复杂度高、不易于硬件实现的问题,提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低;同时引入具体参数校正因子和偏移因子,提升译码性能。仿真结果表明,改进后的算法相比LBP算法在计算复杂度降低的同时,也提升了译码性能,从而达到了易于硬件实现的目的。

基于LDPC码的跳频抗干扰性能

为了提高跳频通信的抗干扰性能,将低密度奇偶校验(LDPC)码与跳频通信相结合。通过对编码算法中的"贪婪算法"的复杂度简化和带偏移量的分层量化译码(LBP-OMS)算法的应用,提高了码字的纠错性能。实验表明,当某些频带受强噪声干扰时,改进后的信道编译码方法提高了跳频通信的抗干扰能力。

一种加速收敛的LDPC码译码算法

对高斯信道下LDPC(Low-Density Parity-Check)码的传统的译码算法进行分析,指出影响收敛速度的原因,并提出了一种基于整数运算的加速收敛的LDPC码译码算法。该算法融合分层译码(Layered Belief Propagation)算法、带偏移量的最小和算法(Offset Min-Sum)以及量化的优势。仿真验证表明该算法有效地减少了译码复杂度,加速了译码收敛,且性能上同传统的量化最小和算法相比没有下降。

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现。仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。

一种应用于5G基于LDPC码的物理层包编码

提出了一种基于LDPC码的物理层包编码方法。在该方法中,通过建立多个码块特定位置上简单异或关系,使得任何一个码块在译码过程中、在该特定位置上从其他码块获得一份额外的边信息,并且译码过程中还引入了类似码字串行干扰抵消(SIC)接收机的思想。该方法具有性能增益明显,复杂度低,接收延迟小,克服突发差错好等优势,非常适合未来5G的应用场景。

低密度校验码分层译码的密度演化算法

在对低密度校验码译码及密度演化算法研究的基础上,提出了分层译码的密度演化算法,对分层译码算法的噪声门限与收敛特性进行了仿真,并将分层译码与一般的置信传播及最小和算法做了性能比较.结果表明,分层译码算法具有快速译码收敛的优点,在不改变噪声门限的条件下,可使译码迭代次数减半.由于分层译码对降低译码器的复杂度起到了重要的作用,因此,文中提出的密度演化算法为实际应用提供了理论依据,能有效地估计低密度校验码分层译码的噪声门限和迭代次数.

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。

基于电力线通信的LDPC码分层译码算法研究

针对电力线信道多径延迟效应和脉冲噪声影响问题,建立了基于电力线的LDPC-OFDM系统模型.并基于该模型,对低密度奇偶校验码(LDPC)的译码算法进行深入研究.基于最小和置信传播(Belief Propagation,BP)译码算法原理,改进分层和积译码算法,提出一种基于修正因子的分层最小和对数似然比译码算法.仿真结果表明,该算法译码复杂度低,迭代收敛速度快,能够有效降低电力线LDPC-OFDM系统的误码率(BER),提高传输效率.

码率兼容空间耦合LDPC码编码器与译码器设计

为了实现不同信道条件下的信道编码硬件实现方案,本文构造了一种码率兼容的空间耦合低密度奇偶校验(SCLDPC)码,并进行了编码器与译码器的现场可编程门阵列(FPGA)实现。编码器采用部分校验子前项编码算法进行不同码率的快速递归编码。译码器采用最小和算法,结合分层译码结构完成译码。该设计在Xilinx xc7k325tffg900-2芯片上进行测试,实现了3种不同码率的空间耦合LDPC码的编码与译码功能,具有良好的译码性能和较低的资源占用率。

一种适用于NAND闪存的LDPC译码算法

由于NAND闪存具有读写速度快、效率高、功耗低等特点,因此被广泛应用于存储领域。为了提高闪存存储的可靠性,提出一种适用于NAND闪存的LDPC译码算法对其进行纠错。基于LDPC码的BP译码简化算法,结合分层算法与归一化最小和(NMS)算法,提出一种改进的行分层最小和算法。仿真结果表明,改进译码算法在不降低译码性能的前提下,减少了迭代次数,加快了译码收敛速度,更有利于硬件电路的实现。