基于March C-算法的SRAM BIST电路的设计

针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计。实验证明,该算法的BIST实现能大幅提高故障覆盖率。

基于March C-算法的SRAM芯片的SEU失效测试系统

为实现SRAM芯片的单粒子翻转故障检测,基于LabVIEW和FPGA设计了一套存储器测试系统:故障监测端基于LabVIEW开发了可视化的测试平台,执行数据的采集、存储及结果分析任务,板卡测试端通过FPGA向参考SRAM和待测SRAM注入基于March C-算法的测试向量,通过NI公司的HSDIO-6548板卡采集2个SRAM的数据,根据其比较结果判定SEU故障是否发生。该系统可以实时监测故障状态及测试进程,并且具有较好的可扩展性。

基于March C+算法的SRAM BIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。

基于March C+算法的Memory BIST设计与实现

随着信息技术的发展,设计越来越复杂,嵌入式存储器在SoC芯片面积中所占的比例越来越大,由于本身单元密度很高,嵌入式存储器容易造成硅片缺陷,降低了芯片的成品率.针对投影仪梯形校正项目嵌入的存储器模块存在的故障等问题,讨论了基于M arch C+算法的B IST的设计与实现,并对B IST进行改进,完成对存储器故障的检测和定位,整个测试故障覆盖率接近100%、测试时间为35.546 m s.

一种基于LFSR与MARCH C+算法的SRAM内建自测电路设计

提出了一种基于LFSR与MARCH C+算法的SRAM内建自测试新结构,基于此结构设计了2k×8嵌入式静态存储器(SRAM)的内建自测电路,给出了电路的仿真与综合结果。对比分析了这种新结构与传统结构的特性,指出这种新结构具有可复用性、面积较小、速度较快、故障覆盖率高等优点,是一种实用的、可推广应用的内建自测试结构。

基于March C+算法的RAM内建自测试设计

为解决HSC32K1芯片传统测试的不足,基于March C+算法的内建自测试(Built In Self Test,BIST)方法,并利用perl语言调用Mbist Architect工具自动产生March C+算法,生成时间只需要3.5 s,相比手动编写算法代码几十分钟甚至几小时来说缩短了测试时间,提高了测试效率。仿真结果表明,提出的测试方法,可以有效地达到测试效果。该方法可以推广到对其他芯片进行测试,适用性强.

基于March C+改进算法的MBIST设计

针对SRAM内建自测试(MBIST),介绍几种常用的算法,其中详细介绍March C+算法,在深入理解March C+算法的基础上对其提出改进,以此提高MBIST的故障覆盖率。并且利用自顶向下设计方法,Verilog HDl设计语言、设计工具等设计MBIST电路及仿真验证,证明了本设计的正确性和可行性。

基于March C-算法的单片机存储器测试

为了保证单片机系统的可靠性,对单片机内嵌存储器的测试显得尤为重要。根据MCS-51系列单片机系统内嵌存储器的结构特点和故障模型,研究了测试算法的选择、数据背景的产生等问题,首次提出将March C-算法用于单片机内嵌存储器的用户级测试程序编写。该测试程序对SAF,TF,AF,CF的故障覆盖率可达到100%,并且能够检测部分NPSF故障,具有较高的故障覆盖率,适合于对用户级MCS-51系列单片机存储器的测试。

一种优化FPGA内嵌BRAM自检测March C+算法

在现场可编程门阵列内嵌块存储器(BRAM)测试中,传统测试方法存在故障覆盖率不高、测试内容较多、测试成本较高等问题。为了提高故障覆盖率,在March C+算法的基础上,提出一种March CG新算法。该算法通过增加连续写操作和测试算法的数据背景提高字内耦合故障、写干扰故障覆盖率。构建高效率存储器内建自测试电路,采用March CG算法实现对单个BRAM和多个BRAM的测试。实验表明,在单个BRAM测试中,相比March C+算法,March CG算法对故障的覆盖率提高了13.6%;在多个BRAM测试中,对BRAM资源的覆盖率达到了100%。

铁电存储器的故障模型和March C-1T1C测试

铁电存储器读写时间短、功耗低、可重复擦除性好,因此,在航天航空、军事和公共交通等领域得到了越来越广泛的应用。一个晶体管和一个电容(1T1C)单元结构是常见的铁电存储器存储单元。本文对1T1C铁电存储阵列提出了几种基于电气缺陷的故障模型,包括晶体管常开、常关、开路和桥接故障。与现有的存储器故障相比,发现了两个新的故障,即写入故障(WDF)和动态写入故障(dWDF)。此外,还提出了一种改进的March C-1T1C测试,可以有效覆盖现有的故障和新发现的故障。

选择非等闲 日产March12c型车

世界上第一辆MARCH于1982年首次亮相,就凭借其非同一般的驾驶性和简约紧凑的造型设计博得了日本及海外市场的一片赞誉,今年日产又推出了它的最新版本,这无疑是更上一层楼的佳作。能够与它亲密接触,也就成了绝非等闲的选择了。今年年初,日产汽车公司推出了全新型MARCH车,并于2002年3月在日本国内上市。

移动式C^3I机动路线选择多准则决策折衷对话算法

提出非劣路径和满意路径的概念，给出准则网络图满意路径问题的数学模型，利用多准则决策理论和方法，通过构造辅助问题，研究辅助问题和非劣路径的关系，设计出多准则网络图的交互式满意路径算法。

NoC系统测试软件设计

针对片上网络故障检测的需求,采用复用NoC通讯架构与边界扫描相结合的技术,实现NoC系统故障检测软件的设计.主要以NoC中SRAM、组合电路为测试对象,研究其易发故障的模型,采用易于实现且故障覆盖率高的March C+、G-F算法获得测试矢量,完成故障测试.该设计软件具有人机界面友好、操作简便的优点,可通过图形化的方法实现故障定位.在NoC系统平台上进行测试,结果表明在增加较少外围电路的情况下,即可完成对NoC系统中易发故障的检测,实现了预定功能.!

维生素E联合维生素C对急行军后骨骼肌损伤的保护作用

目的观察维生素E联合维生素C对新兵新训期间徒步行军后骨骼肌的保护作用。方法将平素身体健康且无正规体育锻炼史的60名男性新兵随机分为3组(每组20例):A组(对照组)、B组(维生素E干预组)、C组(维生素E+维生素C干预组)。行军前,B组、C组连续服用维生素E 4 mg/(kg·d),共14 d。在此基础上,C组给予口服维生素C 10 mg/(kg·d),A组服用相同体积的0.9%Na Cl溶液。14 d后,60名新兵进行120 km(40 km/d)徒步行军,行军过程中给予腿部热敷及按摩(20 min/次,2次/d),徒步行军结束后2、3、6、24 h抽取外周静脉血,检测肌酸激酶(CK)、乳酸脱氢酶(LDH)、谷胱甘肽过氧化物酶(GSH-PX)、超氧化物歧化酶(SOD)、活性氧类物质(ROS)及丙二醛(MDA)浓度的变化。结果 A组新兵外周血清各个时间点的CK、LDH、ROS、M DA值均高于B组、C组,而GSH-PX、SOD活性值均低于B组、C组,差异均有统计学意义(P<0.05);B组外周血清CK、LDH、ROS、M DA值高于C组,而GSH-PX、SOD活性值低于C组,差异有统计学意义(P<0.05)。行军后,三组外周血清GSH-PX、SOD活性下降,于6 h达到最低值,24 h后开始升高,且差异均有统计学意义(P<0.05);行军后,三组外周血ROS、MDA升高,并于行军结束后6 h达到高峰,24 h后开始下降,且差异有统计学意义(P<0.05)。结论维生素E联合维生素C通过调节氧化与抗氧化平衡来抑制长时间运动所导致的肌肉损伤。

模糊C-均值聚类引导的Kinect深度图像修复算法

针对Kinect传感器所采集的深度图像中存在大面积空洞的问题,提出了一种模糊C-均值聚类引导的深度图像修复算法。该算法将同步获取的彩色图像和深度图像作为输入;利用模糊C-均值聚类算法对彩色图像进行聚类,聚类结果作为引导图像;然后对每个深度图像中的大面积空洞区域,利用改进的快速行进算法,从空洞边缘向空洞内部逐层修复空洞区域;最后,利用改进的双边滤波算法去除图像中的散粒噪声。实验表明该算法能有效修复Kinect深度图像中的空洞,修复后的图像在平滑度和边缘强度上优于传统算法。

大屏幕TFT-LCD显示用Timing Controller的存储器测试

基于March算法的存储器内建自测试电路能够获得很高的故障覆盖率,但在测试小规模的存储器时暴露出了面积相对比较大的缺点。针对大屏幕Timing Controller芯片"龙腾TC1"中4块640×18 bit SRAM"按地址递增顺序连续进行写操作"的工作特点,提出了一种新的存储器内建自测试方法。该方法按照地址递增顺序向存储器施加测试矢量,避免了直接采用March C算法所带来的冗余测试,简化了内建自测试电路,大大减少了由管子的数量和布线带来的面积开销,可达到March C+算法相同的"测试效果"。

一种基于Scanchain的Block RAM的MBIST设计方法

基于March C+算法,设计了一种基于Scan chain的Block RAM为测试对象的串/并行BIST电路。在电路内部自身生成测试向量,不需要外部施加激励,并依靠自身决定得到测试结果是否正确。该电路既可以有效对Block RAM进行准确校验和故障定位,又不会因BIST测试增加PAD的数量。最后,对设计方法结果进行了仿真验证。

双下肢医学CT图像的三维可视化研究与实现

将医院提供的二维断层图像序列转变为直观立体效果的图像,展现人体双下肢骨骼的三维结构与形态。结合模糊C-均值聚类算法和区域增长法对CT断层图像进行分割,提取图像中感兴趣的区域ROI,即骨骼区域,再对分割后的图像采用面绘制的方法进行三维重建。两种分割方法的结合使用能使分割结果更加准确,Marching Cubes算法进行三维重建能获得良好的骨骼观察视觉效果。该方法涉及到了数字图像处理、计算机图形学以及医学领域的相关知识,可实现医学CT图像的三维可视化,为骨科医学诊断提供了形象直观的技术方法。

Flash型FPGA内嵌BRAM测试技术研究

Flash型FPGA由于具有高可靠性、卓越的安全性和即插即用的功能,被广泛应用于军事及航空航天领域。Flash型FPGA的内部结构复杂而庞大,因此研究其测试技术的可靠性和准确性至关重要。块随机存储器(BRAM)作为FPGA内部重要的存储模块,在传统测试中存在故障覆盖率较低的问题。为了扩大故障覆盖范围,对March C+算法进行了改进,优化后算法对写干扰故障(WDF)、写破坏耦合故障(CFwd)、干扰耦合故障(CFds)和字内耦合故障的检测能力得到了显著提高。结果表明,优化后的算法相较于March C+算法,其故障覆盖率提高了25个百分点,且与时间复杂度相同的March SS算法相比,其故障覆盖率提高了5.8个百分点。

片上网络存储器的BIST电路设计

片上网络(Network-on-Chip,NoC)作为解决片上系统存在的问题而提出的一种解决方案,正受到越来越多的关注,测试技术是NoC设计工作的重要组成部分.该设计针对NoC系统中SRAM存储器模块,研究了SRAM的故障模型,建立了片上网络通信架构的功能模型,复用片上网络作为测试存取路径,设计完成了基于March C+算法的BIST电路设计.该方案采用Verilog语言完成设计,并且在基于FPGA的NoC系统平台上实现了对SRAM的测试.实验结果表明,在面积开销增加较小的情况下,该方法具有较高的故障覆盖率.