蚀刻设备的现状与发展趋势

概述了蚀刻技术与设备的现状,针对32nm技术节点器件制程对蚀刻设备在双重图形蚀刻、高k/金属栅材料、金属硬掩膜及进入后摩尔时代三维封装的通孔硅技术(TSV)方面挑战,介绍了蚀刻设备的发展趋势。

超低k介质材料低损伤等离子体去胶工艺进展

介绍了三类常见的低k介质材料,并对空气隙(k=1)的发展进行了探讨;讨论了引起等离子体损伤的机理和传统的O2等离子体去胶工艺面临的困难;最后综述了近年来国际上提出的低损伤等离子体去胶工艺的研究进展。人们已经开发出一些对低k材料进行硅化处理的工艺,可以部分修复在刻蚀和去胶处理过程中被消耗掉的有机官能团。基于金属硬掩膜层和新型等离子体化学的集成方案将会展示出颇具前景的结果。

55 nm金属沟槽通孔一体化刻蚀关键尺寸偏差与图形相关性研究

随着超大规模集成电路(VLSI)的特征尺寸不断缩小,在后段铜互联工艺中,为降低接触电阻(RC)延迟的影响,后段集成普遍采用低介电常数材料的双大马士革互连工艺。其中金属硬质掩模一体化刻蚀工艺是迄今为止最为先进的工艺,即能解决传统工艺中所固有的低介电层顶部圆滑化,沟槽间的低介电层厚度变薄,又能解决侧壁角度变小等问题。但是金属阻挡层的引入以及金属沟槽和通孔同时刻蚀的进行,使得产生的聚合物更加复杂,金属互联沟槽关键尺寸受到影响更大。通过收集量产数据,对量产品的关键尺寸偏差和产品图形属性相关性进行分析,得到了刻蚀后关键尺寸和沟槽长度正相关性的创新性结论,可以帮助我们有效地预判新产品的关键尺寸大小,从而提前做出对应调整。

40nm一体化刻蚀工艺技术研究

用金属硬掩模层(MHM)进行一体化(AIO)刻蚀的工艺是40 nm节点后道工序的关键工艺技术。阐述了40 nm低功耗芯片工艺研发过程中,一体化刻蚀工艺开发所遇到的诸多工艺难题,并对其产生的机理进行了深入分析。结合工艺设备与工艺特性,进行了刻蚀实验并对刻蚀工艺条件进行了优化,使用扫描电子显微镜(SEM)和透射电子显微镜(TEM)对样品形貌进行了观测,采用电迁移测试结构对通孔样品的可靠性进行了测试,结果表明,氮化钛厚度、沟槽剖面形貌和顶部缺口形貌得到优化,双大马士革凹槽形貌、通孔剖面形貌以及通孔底部完整性得到较好控制,解决了氟化钛残留问题,有效解决了一体化刻蚀的工艺难题。

改善金属硬质掩膜层刻蚀的工艺方法

随着集成电路的深入发展,半导体器件对关键线宽(CD)的要求趋于严格,本文着眼于对金属硬质掩膜层刻蚀的研究。通过实验找到了影响硬质掩膜线宽(HM CD)、膜厚(THK)和形貌的重要参数,优化了金属硬质掩膜层刻蚀工艺。实验结果表明,O2是影响HM CD的重要因素,其中O2与HM CD呈线性关系(y=1.595x+40.51,R2=0.9997)。Bias RF是影响THK的重要因素,与THK的线性关系为:y=-10.51x+129.75,R2=0.9999。Bias RF、O2、Cl2和Temp四个参数间的交互实验表明,O2和Bias RF均不会受其他参数的影响。同时,当Bias RF提高50%时,纵向刻蚀能力得到了加强,这可以改善金属硬质掩膜层的形貌。

金属硬掩模一体化刻蚀过程中聚合物累积效应的研究及优化方法

阐述在诸多的双大马士革结构刻蚀工艺中,金属硬质掩模一体化刻蚀工艺是迄今为止最为先进的工艺,既能解决传统工艺中所固有的低介电层顶部圆滑化,沟槽间的低介电层厚度变薄,又能解决侧壁角度变小等问题。但是金属掩模层的导入会带来更多更复杂的反应副产物,这些副产物的累积会带来更多的工艺不稳定性。探讨55nm金属硬质掩模一体化刻蚀工艺中的聚合物累积效应,提出改善方法,从而进一步提高刻蚀工艺的稳定性。