Cache侧信道攻击防御量化研究

芯片安全防护技术关系到国家、企业和个人的信息安全,相关的研究一直是计算机安全领域的热点。片上高速缓存对芯片性能起着重要作用,可以有效提升芯片内核访问效率。传统的缓存设计并没有充分考虑安全性,侧信道攻击会对Cache造成巨大威胁,可以窃取加密密钥等内存存储敏感信息。攻击者利用侧信道的技术窃取用户的隐私数据或加密算法密钥时不会改变片上系统芯片的运行状态,从而使计算机系统很难检测是否受到了攻击。与基于电磁信号和基于能量检测的侧信道攻击相比,基于存储共享的侧信道攻击只需要利用软件测量就可以实现,对芯片安全的威胁更大。目前存在多种侧信道攻击和防御手段,但缺乏一套完善的关于系统架构的安全度量方法,对Cache的安全性进行有效评估。本文对Cache侧信道攻击和防御手段进行模型化分析,提出一套Cache安全性量化研究方法。首先,我们采用CVSS漏洞评分模型对Cache侧信道攻击进行量化评分。然后,利用贝叶斯公式,构建侧信道攻击和防御的关系模型。最后,通过图模型对Cache侧信道攻击机理进行建模,计算在防御架构基础上不同威胁的攻击成功率,并结合CVSS防御得分求得不同防御方法的得分。本文针对Cache侧信道攻击进行机理建模,对攻击和防御进行评估和探索,为硬件安全人员提供理论支持。

片上多核Cache资源管理机制研究

随着片上多核成为处理器发展的主流和片上Cache资源的持续增长,Cache资源的管理已成为片上多核的关键问题。介绍了片上多核Cache资源管理的研究进展,依据研究内容将Cache资源的管理分为Cache划分和Cache共享两类。对Cache划分,探讨了其主要组成部分和一般形式,分析和比较了典型的片上多核Cache划分机制。对Cache共享,给出了其主要研究内容,并介绍和比较了几种主流的片上多核Cache共享机制。通过分析,认为软硬件协同管理的页划分应是未来片上多核Cache划分机制的研究重点;而片上多核Cache共享机制的研究则应从目标应用的Cache行为特征着手。

一种片上众核结构共享Cache动态隐式隔离机制研究

访存带宽是限制众核处理器性能提升的关键,将片上最后一级Cache设计为所有处理器核共享是必要的.在共享Cache中隔离放置冲突的数据,是提高共享Cache性能的关键.文中提出了缓存块链接的硬件方法,用于隔离共享Cache中不同线程之间的数据.文中基于时钟精准的片上众核结构模拟器,使用Splash2程序组和生物信息学中的任务,对所提机制进行了评估.实验结果表明,与传统共享Cache相比,使用缓存块链接机制时,使得共享Cache的冲突性缺失率降低约20%,而使得IPC平均提高了约10%.

基于指令行为的Cache可靠性评估研究

软错误由高能粒子撞击所产生,对处理器的可靠性产生很大的损害.随着处理器设计目标转向低功耗、高性能和低供电电压,软错误的发生日益频繁,处理器的可靠性研究也随之受到越来越多的关注.针对传统的基于注错仿真的可靠性评估方法效率低的缺陷,提出了一套系统的cache可靠性评估方法,以可靠性指标之一---体系结构易受损因子(architectural vulnerability factor,AVF))---为研究对象,一方面,基于指令行为分析应用程序运行过程中对最终结果不产生影响的指令,从而确定对cache的AVF产生作用的指令;另一方面,根据cache的存储类型、所采取的写策略,结合cache中数据/指令阵列和地址标识阵列的特点,对cache上的各种相邻操作组合对AVF的影响进行了研究,从而完成AVF评估所需的信息分析.实验部分对PISA体系结构指令cache中的指令阵列进行了AVF评估,说明了该方法的有效性.

一种低功耗可重构Cache的重构算法

随着半导体技术的发展,芯片上的功率密度也逐渐增大,这使得功耗问题在芯片设计时越来越受到人们的关注。片上Cache是处理器芯片中的主要功耗源之一,采用低功耗Cache可有效降低处理器整体功耗。对低功耗Cache设计进行了研究。介绍了当前低功耗Cache设计的主要方法和一种低功耗可重构的数据Cache的体系结构及相应的重构算法。给出了一种新的重构算法——Low-High Boundary(LHB)算法。实验表明LHB算法在性能和功耗上均优于原算法。

Trace Cache及Trace处理器技术

Trace Cache和 Trace处理器着力解决取指令的带宽 ,是一种颇具潜力的技术。本文在介绍 Trace Cache技术的基础上 ,结合 IL P研究的现状 ,提出了未来 Trace相关技术的研究方向。

指令cache体系结构级功耗控制策略研究

随着工艺尺寸缩小及处理器频率提高,功耗问题已成为当代微处理器设计面临的主要挑战.传统的指令cache(I-Cache)功耗控制策略一般只单独降低指令cache的动态或者静态功耗.提出的两种改进的功耗控制策略,基于昏睡指令cache体系结构,能够更有效地同时降低指令cache的动态和静态功耗.一种称作"使用双预测端口路预测器的多路路预测策略",另一种称作"基于分阶段访问cache的按需唤醒预测策略",分别用于处理器前端流水线级数保持不变和可以增加额外前端流水线级数两种情形.实验结果表明:与传统的策略相比,提出的两种策略具有更优的能量效率,可以在不显著影响处理器性能的前提下,更有效地降低指令cache和处理器的功耗.

基于实例的Web Cache体系结构与通信协议的研究

大规模Cache系统的研究与设计有助于进一步提高用户访问Internet的速度,并真正缓解因为WorldWideWeb的迅速发展对网络带宽和处理能力带来的巨大压力。论文着眼于体系结构和通信协议的特点对典型Cache系统进行了归纳与分类;并通过基于实例的分析,逐次对比了它们在资源共享与协同工作方面的技术特点和性能;最后,总结了制约系统设计的各种关键因素,并对该领域的发展方向做了初步的总结。

基于取指执行时序范畴的多核共享Cache干扰分析

在多核结构中,获得并行应用线程的安全、精确的最坏情况执行时间(worst case execution time,WCET)的最大挑战之一在于共享资源的竞争冲突检测.在共享Cache的多核处理器中,线程在共享Cache中的指令可能被其他并行线程的指令替换,从而导致了线程间在共享Cache上的干扰,因此多核结构下线程WCET需要考虑并行线程间在共享Cache上的干扰.在现有的简单地址映射干扰分析基础上,考虑了指令取指执行时序因素对干扰的影响,提出了非干扰状态的充分不必要条件,根据指令的取指执行时序范畴判断线程在共享Cache上的干扰状态.通过排除非干扰状态,可以进一步精确多核结构中线程的WCET估值.理论分析证明了该方法的有效性.实验结果表明,与当前现有的考虑执行周期和基于逻辑访问先后顺序的方法相比,基于时序方法下的WCET估值分别可以提高12%和7%的精确度.

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。

基于对指令数据区分访问的混合cache低功耗策略

在分析现有体系结构级低功耗cache设计方案的基础上,提出了一种混合cache低功耗设计策略,通过在常规混合cache结构上增加一标志域来区分cache某组中的指令和数据,限制了处理器每次访问的路数,从而达到低功耗的效果。详细阐明了该方法的原理和硬件实现,并将其应用到自主研发的龙腾C2微处理器上。实验结果表明,该方法不损耗cache性能,面积牺牲仅1.45%,总功耗降低了23.1%。

多核处理器非一致Cache体系结构延迟优化技术研究综述

非一致Cache体系结构(non-uniform cache architecture,NUCA)为解决多核处理器(chip multi-processor)"存储墙"难题提供了新的设计思路.重点关注面向CMP的NUCA延迟优化技术,在介绍若干典型NUCA模型的基础上,分析大容量Cache环境下共享/私有机制中的延迟-容量权衡问题,讨论映射、迁移、复制和搜索等数据管理机制在多核环境下的优缺点.最后,针对基于片上网络(network-on-chip,NoC)互连结构的可扩展CMP体系结构,从NUCA模型优化、数据管理和一致性维护机制3个方面讨论和预测未来CMP NUCA延迟优化领域的发展趋势及面临的挑战性问题.

利用基地址相关的低功耗数据cache设计

为了减少以地址偏移为主要寻址方式的精简指令处理器中数据cache的功耗,提出了充分利用读写指令相对于基地址的关联性,减少对cache的数据存储器和标志存储器的访问次数.通过建立两个数据结构来保存组选择信息:一个与通用寄存器一一对应的有效位表用来保证基地址仍然维持在原cache行;一个组选择信息表用来记录最近的cache访问的组选择信息,减少比较代价.该方法适用于多个组的组关联cache和可锁定的cache设计,已被应用于200 MHz的精简指令集(RISC)处理器中.该处理器采用TSMC0.18μm工艺,对一些基准程序进行了测试,结果显示该方法可以节省大约30%的数据cache功耗,还具有硬件代价小的优点.

面向非一致Cache的任意步长预提升技术

随着微电子工艺的不断进步,片上大容量非一致cache的研究受到广泛关注。提出了一种面向非一致cache的任意步长预提升技术,它能够优化非一致cache中的数据组织,使得即将访问的数据被放置在距离处理器较近的cachebank中,从而降低访存延迟,提升系统性能。详细介绍了任意步长预提升技术的设计,比较了预提升技术与预取技术的差别,并提出了二者的结合技术。通过对来自NPB和SPEC2000的11个基准测试程序在全系统模拟器上的实验评测,发现任意步长预提升技术能够有效减小访存延迟,在访存预测表尺寸为16和32的情况下,系统IPC分别平均增长4.17%和4.91%;在结合预提升和预取技术的情况下,系统IPC分别平均增长8.84%和11.06%。

现代微处理器的Cache设计技术

本文对现代微处理器Ｃａｃｈｅ设计的关键要素，包括Ｃａｃｈｅ的相联度、寻址方式、透明性实现、失配处理方式、结构与层次等，进行了详细的讨论；对每一要索的各种可能选择进行了分析与比较，并讨论了这些要素在各类最新微处理器Ｃａｃｈｅ设计中的实现。

Cache实验中的主存储器接口设计

本文介绍了一种在传统计算机组成原理实验仪上,开设Cache实验时的主存储器的接口设计方法,并给出了电路和数据通路分析,最后进行了性能比较。

S698M SoC芯片中Cache控制器的设计与实现

高速缓冲存储器Cache在微处理器中已经成为至关重要的一部分,它的使用能有效地缓和CPU和主存之间速度匹配的问题。本文以32位S698M微处理器的高速缓冲存储器Cache为例,分析了Cache的体系结构和关键技术,阐述了S698M中Cache的基本访存过程。该芯片已采用新加坡特许半导体0.18微米CMOS工艺流片成功。

片上多核处理器Cache访问均衡性研究

随着片上多核处理器(CMP)规模的不断扩大和处理核数的增多,系统对于片上缓存(Cache)在容量和速度方面有了更高的需求.为了能够有效利用Cache资源,非一致Cache体系结构(NUCA)被提出用于支持高容量低延迟的Cache组织结构.另一方面,片上网络(NoC)由于具备良好的可扩展性,在片上多核处理器的互连方式上具有显著优势.因此,基于片上网络的非一致Cache体系结构逐渐成为未来组织大容量Cache的主流系统架构.在这样的系统架构中,最后一级缓存(LLC)通常在物理上分布于每个处理节点,这些Cache存储体(Bank)在逻辑上共同构成一个统一的共享Cache.当处理核发出Cache访问请求时,其访问时间与请求处理核节点与访问数据所在的Bank节点的距离有关.当距离较近时,访问时间较短;当访问距离较远的Bank时,访问时间较长.因此,当系统规模逐渐增大时,这种访问延迟与网络距离相关的特性会使得不同节点之间的通信距离和通信延迟的差异性逐渐增大.另外,片上网络规模的增大也会使得Cache访问延迟逐渐由网络延迟主导.这种延迟差异性会引起网络报文延迟不均衡问题,导致Cache访问延迟的非一致性进一步增大,因而出现更多的大延迟Cache访问并成为制约系统性能的瓶颈.因此,研究片上多核处理器的Cache访问均衡性对于提升网络性能和系统性能具有积极意义.该文分析了造成Cache访问延迟不均衡的原因,并针对延迟的两个来源:无冲突延迟和竞争延迟,分别提出了非一致存储映射和非一致链路分布的设计方法.通过非一致存储映射,我们根据Cache存储体在网络中的物理位置调节其相应的Cache块映射比例,从而均衡Cache请求平均访问距离;通过合理设计非一致的链路分布,我们依据各条链路上的流量负载为其分配合适的通道数量,从而缓解流量压力较大的链路上的报文竞争.全系统模拟器上的实验表明,采用面向Cache访问均衡性的片上多核处理器能够有效均衡Cache访问延迟,并减少大延迟Cache访问请求的数量.相比于传统的NUCA结构,我们的设计在最大的实验规模(64核)下在延迟均方差、最大延迟和平均延迟上分别平均降低了19.6%、12.8%和6.4%,最大降低了40.8%、29.9%和11.9%.同时在系统性能方面,通过PARSEC应用程序的模拟实验表明,单位周期执行指令数(IPC)平均提升了6.7%,最大提升了14.0%.

片上多核处理器末级共享Cache可重用数据预测机制

为了减少片上多核处理器(Clip multi-processor,CMP)末级共享Cache中的干扰,根据应用程序的存储访问频率特性,提出了一种基于替换算法的可重用数据预测机制。当末级共享Cache的数据将被替换时,先检测此数据的历史访问信息,根据历史访问信息过滤出会被重复使用的数据,并将其保存在片上专用存储器中。仿真结果表明:本文的可重用数据预测机制将IPC(Instruction per clock)平均提高了2.9%,平均减少了应用程序中22.69%的有害替换,有效地减少了Cache抖动。

子程优先Cache的设计与探讨

本文从子程序和中断服务程序的高频调用访问现象出发,提出一种新的Cache映射方法——子程优先法,即在Cache中开设子程特区专供子程序作指令缓冲,并在假想的虚拟机上通过严格的数学推导论证了新方法较之传统映射算法的优势,以及探讨了影响该优势的主要因素。