集成电路ESD的防护关键技术研究

分析了ESD现象的成因,包括外部与内部原因。介绍了ESD失效模式及其机理。目前的防护器件主要有电阻、二极管PN结及NPN晶体管。需提升ESD防护技术及其应用,改良集成电路,严格检测其防护效果,不断优化电路结构,加入新式器件,使用电学性能更好的材料,以实现ESD防护技术的全面升级。

集成电路ESD防护关键技术分析

在电子科技飞速发展的今天,人们已经不止局限于电子产品新功能的开发,而更注重于产品的质量、安全性以及其外形。在芯片的生产过程中,其工艺不断进步、提高,然而这却同时带来一个弊端,即芯片对于ESD防护能力的下降,因此针对这一情况,对集成电路ESD防护技术的开展进一步研究。

一种压电换能器热释电防护电路设计

该文探讨了压电材料热释电效应产生的机理,得出压电换能器中压电陶瓷材料受温度变化会产生极化电荷,引起的热释电压会使压电换能器输出信号幅值增大,导致输出失效。因此针对热释电问题提出了两点解决方案。经过对比分析设计了一种ESD保护电路来解决热释电问题。该ESD保护电路通过设计一种改进型二极管钳位电路,针对压电换能器存在的极化电荷构建热释电释放环路,消除了热释电压对有用信号收发的影响。最后,通过对比实验验证了设计方案的可行性。

小规模在线演化组合电路的ESD主动防护特性

利用电磁环境效应实验与行为级失效建模方法，研究了在线演化组合逻辑电路的静电放电（ESD）主动防护特性。首先，基于内进化虚拟重配置技术和笛卡儿遗传编码思想，提出了一种门级在线可重构组合电路系统模型，结合非支配多目标演化算法和演化策略实现了组合电路的多目标演化设计方法。进而，参照国际电工委员会静电放电抗扰度测试标准分析了电路单元的受扰规律并建立了行为级失效模型。最后，选择2位乘法器、2位加法器及北卡罗莱纳微电子中心（MCNC）基准库中的小规模组合逻辑电路为对象，在多种ESD干扰环境下实验证明了演化电路具有高可靠和强容错的主动防护特性。

0.18μm CMOS工艺下的新型ESD保护电路设计

为了有效地保护0.18μm CMOS工艺下箝位器件的栅极,设计了一款新型的电源和地之间的静电保护电路.该电路在检测电路部分加了一个NMOS反馈器件,同时在检测电路的下一级使用了动态传输结构.反馈器件能够提高电路中各器件工作状态的转换速度,使得保护电路能够及时关闭,避免箝位器件栅极电流保持过长时间,保护了箝位器件的栅极.此外,该电路采用0.18μm CMOS工艺下的普通器件,节省了电路的成本.

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。

一种改进的片内ESD保护电路仿真设计方法

对现有的片内ESD保护电路仿真设计方法进行了改进,使之适用于深亚微米工艺.文中设计了新的激励电路以简化仿真电路模型;增加了栅氧化层击穿这一失效判据;使用能量平衡方程描述深亚微米MOSFET的非本地输运,并对碰撞离化模型进行了修正;使用蒙特卡罗仿真得到新的电子能量驰豫时间随电子能量变化的经验模型.最后使用文中改进的仿真设计方法对一个ESD保护电路进行了设计和验证,测试结果符合设计要求.

基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。

利用键合线提高ESD保护电路射频性能的研究

提出了一种利用键合线提高ESD保护电路射频性能的新型片外ESD保护电路结构。该新型结构在不降低ESD保护电路抗静电能力前提下,提高了ESD保护电路射频性能。针对一款达林顿结构ESD保护电路,制作了现有ESD保护电路结构和新型ESD保护电路结构的测试板级电路,测试结果表明:两种ESD保护电路结构的抗静电能力均达到20 kV,现有ESD保护电路结构在0～4.3 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为4.3 GHz;新型ESD保护电路结构在0～5.6 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为5.6 GHz。

CMOS集成电路ESD设计

主要介绍了人体的静电模型和IC中ESD(Electric Static Discharge)保护设计的防护电路以及注意事项,包括输入端口两级ESD保护结构和版图要求,输出端、电源与地之间的ESD保护设计,ESD保护可以增强电路的可靠性。同时简要介绍了输入、输出端口电源、地,以及必须遵循的ESD规则。

高增益高驱动能力的基准电压缓冲芯片的设计

为了解决当前CMOS基准电压缓冲器在驱动大电容负载电路时所面临的可靠性问题和性能瓶颈,提出一种高增益高驱动能力的基准电压缓冲芯片。该芯片采用CMOS缓冲放大器,结构包括折叠式共源共栅输入级、轨至轨Class AB输出级和推挽输出缓冲级。设计中加入了修调电路、Clamp电路及ESD防护电路。芯片面积为2390μm×1660μm。在SMIC 0.18μm CMOS工艺下进行了前仿真、版图绘制及Calibre后仿真。前仿结果显示:当负载电容为10μF时,电路实现了126 dB的高开环增益和97°的相位裕度,同时PSRR超过131 dB,噪声为448 nV/Hz@100 Hz及1 nV/Hz@100 Hz。后仿结果与前仿结果基本一致。总体结果表明,该电路具有高增益、高电源抑制比及低噪声等特点,同时拥有很高的输出驱动能力。因此,所提出的基准电压缓冲芯片可以用于驱动如像素阵列等具有大电容负载的电路。

集成电路的ESD防护关键技术分析

随着消费者对集成电路要求的提高,芯片在生产过程中采用的工艺也不断得到改良提高,这对于改善提高芯片整体性能无疑具有关键作用和意义。但是在这个过程中,先进工艺也带来一定不良作用,其中比较明显的就是集成电路对芯片产生的静电放电的承受力有所下降,基于此,需要针对芯片的静电放电的防护技术进行强化。本文重点分析了当前集成电路中对静电放电防护的关键技术。

深亚微米集成电路中的ESD保护问题

本文对深亚微米工艺所引起的集成电路抗静电能力下降的原因和传统保护电路设计的缺陷进行了深入的阐述,从制造工艺、保护电路元件和保护电路结构三方面对深亚微米集成电路中的ESD

MOS集成电路ESD保护技术研究

重点论述了ESD失效模式失效机理和MOS集成电路ESD保护电路

混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路。在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构。该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离。

运用器件模拟软件验证一种GGNMOS ESD保护电路的设计方案

随着CMOS工艺技术发展到深亚微米阶段,器件沟道的有效长度小于0.25μm,器件的高集成度增进了集成电路(IC)的性能及运算速度.但随着器件尺寸的缩减,却出现了一些可靠度的问题,其中ESD(electrostatic discharge)是当今MOS集成电路中最重要的可靠性问题之一.

Perl在ESD保护电路中研究与应用

研究了Perl在ESD保护电路中的应用。基于Perl语言的强大功能,在海量的数字电路仿真数据中准确地抓取需要的数据,并生成文件报表。同时为数字仿真电路的验证提供了一种全新、快速、准确的方式。

CMOS片上电源总线ESD保护结构设计

随着集成电路制造技术的高速发展,特征尺寸越来越小,静电放电对器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分。讨论了三种常见的CMOS集成电路电源总线ESD保护结构,分析了其电路结构、工作原理和存在的问题,进而提出了一种改进的ESD保护电源总线拓扑结构。运用HSPICE仿真验证了该结构的正确性,并在一款自主芯片中实际使用,ESD测试通过±3 000 V。

一种CMOS IC片上电源ESD保护电路

随着集成电路工艺的高速发展,特征尺寸越来越小,静电放电对CMOS器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分。讨论了两种常见的CMOS集成电路电源系统ESD保护电路,分析了它们的电路结构、工作原理和存在的问题,进而提出了一种改进的电源动态侦测ESD保护电路。使用HSPICE仿真验证了该电路工作的正确性,并且在一款自主芯片中使用,ESD测试通过±3 000 V。