基于高速安全存储SoC芯片的PCIe与SATA通路验证

针对传统SATA控制器存储系统性能受限、安全性不足问题,提出并设计了一款可实现PCIe(peripheral component interconnect express)与SATA(serial advanced technology attachment)协议传输数据互转,基于SM4算法实现本地数据安全存储的高速安全存储SoC(system of chip)芯片。通过构建合理的片内PCIe与SATA互转数据传输通路,利用PCIe VIP(verification intellectual property)及UVM(universal verification methodology)技术搭建系统应用级仿真验证平台,设计基于SystemVerilog语言的源激励用例和C固件,利用脚本自动化控制实现仿真验证。仿真结果表明,该SoC芯片通路上各设备链路建立正确,实现PCIe与SATA互转通路数据正确传输,测试带宽472 MBps,基于SM4算法的本地安全存储加解密无误,SM4算法加解密带宽1.33 Gbps。根据仿真实验结果可知,该PCIe与SATA桥接转换SoC芯片架构设计是可行的,实现了本地数据的安全存储,为进一步进行数据高速转换访问、安全传输存储研究奠定了重要基础。

基于PCIe总线的主从CPU数据传输系统设计与实现

电力系统保护自动化设备存在多CPU板卡间高速数据传输和存储需求,介绍了一种基于PCIe总线接口实现的主从CPU数据传输系统。采用飞腾FT2000/4处理器为核心构建硬件系统,通过嵌入式Linux操作系统、PCIe设备驱动和应用程序部署软件系统,主CPU侧负责数据采集和处理,从CPU侧通过PCIe总线读取数据完成传输和存储功能。测试情况表明,该方案实现的系统稳定可靠,能够有效地满足高速传输、实时存储的应用业务需求,具有较高的工程应用价值。

一种基于PCIE接口的FPGA程序固化与更新方法

基于Xilinx FPGA Tandem PCIE模式配置程序加载原理分析,提出一种基于PCIE接口实现对PCIE板卡中FPGA程序的固化与更新方法,并进行软件开发验证。通过对应用程序、驱动程序以及FPGA内部软核的综合编程使用,该方法具有很高的灵活性,能够适应主机在远程端或者没有下载电缆在现场时的程序更新需求。

基于PCIe级联网口的农业监测视频高速传输系统研究

农业监测智慧化需要实时、高效、可靠的视频数据处理和传输方案,为了解决传统基于CPU和GPU架构的系统速率低、实时性差的问题,设计了基于Zynq架构的PCIe级联网口的高速传输系统。针对PCIe接口开发,在硬件层面,优化配置XDMA IP核参数,完成接口的数据收发引擎设计,并基于MIG 7 IP核优化配置了DDR缓存区。在软件层面,基于PCIe驱动,调度VLC软件完成视频数据读取,实现板卡和上位机之间数据的快速收发和流畅播放。针对网口协议栈的实现,利用ARM可编程特性,调度LWIP轻量级协议栈,完成TCP协议的开发,实现了网口的数据快速收发,避免了上位机CPU直接处理网络协议的时延和运算开销。此外调度AXI协议完成PCIe接口和网口的高速连通。在Zynq MZ7030FA平台上传输视频文件对系统进行速率和可靠性实测。结果表明:网口传输速率达800 Mb/s,基本实现了千兆以太网;PCIe接口的最高传输速率达816 MB/s,逼近硬件PCIe 2.0 x2的最高速率,且整个系统在应用层上实现了可靠传输。本文的研究为农业监测视频传输应用提供了高效可靠的解决方案,且系统具有较好的扩展性和推广性。

基于DWC PCIE Core的数据传输系统设计

在铁路信号系统中,为有效减少铁路信号系统设备CPU资源占用率,设计一种基于DWC PCIE Core的数据发送与接收系统。该系统采用内嵌ARM Cortex-A9双核的FPGA开发板套件,利用FPGA的灵活性和可扩展性,采用可配置的PCIE硬核IP模块以及以太网硬核IP模块。该系统主要介绍Host PC与FPGA之间基于PCIE 2.0的DMA数据传输以及FPGA之间基于GMAC的以太网数据传输,通过PCIe总线、以太网基于DMA模块实现数据高速可靠传输。

基于异构嵌入式计算平台的PCIe通信软件设计

随着嵌入式领域处理器性能的高速发展,越来越多的嵌入式平台通过异构多核处理器(heterogeneous multi-processor unit)架构进行复杂度更高的计算工作,但多核处理器的核间通信效率对平台的高性能计算能力有着很大的影响。首先对异构嵌入式计算平台在多处理器之间的通信所存在的这一问题进行了分析,对硬件所存在的特定的场景进行了考虑,最后实现了平台上处理器之间基于PCIe总线的通信驱动。驱动在强调毫秒级高实时性的应用场景下,通过PCIe双缓冲区的设计,不仅保证了高可靠性,还具备了低延迟和高传输速率,为后续基于平台的计算密集型软件应用提供了良好的基础。

基于PCIe的高性能国产化嵌入式实验平台构建

该文对基于龙芯2K1000国产化CPU和Xilinx Kintex-7 325T FPGA的嵌入式实验平台的构建进行研究,通过嵌入式软件环境和对XDMA驱动程序中内存拷贝方式、中断处理方式进行优化设计,实现2K1000的PCIe接口高达400 MB/s与FPGA的高性能数据交互,满足在国产化嵌入式实验平台下的高性能数据处理需求。

DSP的PCIe安全式自启动技术研究

数字信号处理芯片是一类运算速度极快、运算资源丰富的微型处理器。DSP凭借强大的运算性能在图像处理、大数据高性能运算领域发挥着核心作用。自启动技术是DSP芯片应用的关键技术之一。高性能DSP芯片通常会集成PCIe这一通用性高速外设。本文针对使用PCIe技术用于DSP芯片引导启动开展研究,设计并实现了一种可用于高性能DSP芯片的PCIe安全模式自启动引导方案。

基于FPGA的全国产PCIe总线隔离多串口卡的设计与实现

针对基于PCIe总线通用RS422/485串行接口板卡无法完全国产化问题,设计了一种基于复旦微JFM7K325T高性能FPGA,通过逻辑实现PCIe总线控制、UART串口控制的多通道隔离串口板卡。模块包括FPGA电路、电源电路、隔离RS422/RS485接口电路、FPGA逻辑,上位机通过PCIe总线实现多路串行接口的数据收发。实际测试结果表明,多通道串行接口可实现常用波特率连续读写,数据稳定,各通道电地单独隔离。该设备应用稳定可靠。

基于PCIeDMA缓冲池的流量控制协议

随着航空电子的发展,机载计算机对通信性能提出了更高的要求。PCIe总线的直接存储器存取(Direct Memory Access,DMA)通信方式凭借高吞吐量、低时延及低中央处理器(Central Processing Unit,CPU)占用率等优势,广泛应用于嵌入式计算机通信。在复杂网络拓扑的PCIe架构中,由于通信节点接收数据和发送数据的协议差异或中间介质差异,导致入向流量和出向流量速率不匹配,造成数据缺失。因此,文章设计了一种基于PCIeDMA缓冲池的流量控制协议,以控制模块间的通信流量。利用多级缓冲技术,在节点中配置环形缓冲池,可回收利用总线空间。利用同步互斥技术为高速数据转发争取时间,避免了多节点设备转发数据出现滞后性和数据缺失问题。

PCIe总线接口的多处理器数据传输技术

PCIe总线接口在分布式处理平台中可以满足各任务系统之间的高速率数据传输,已成为多处理器或处理器与外设交互的主要方式,但各任务系统之间的海量数据交换存在传输不稳定问题。针对以上问题,提出了一种基于PCIe总线的多处理器数据传输技术的设计方案,设计了以国微电子公司的国产SM8748交换芯片为核心、以飞腾八核处理器FTD2000/8为根设备的互连系统。系统采用一片FTD2000/8处理器作为根节点,另一片FTD2000/8处理器、飞腾双核处理器FT2000AHK以及其他两个计算节点作为端设备,实现外部数据与内部数据的控制交换。实验测试根节点FTD2000/8处理器与端节点之间通过单字节PIO与直接存取DMA两种方式的数据读写传输带宽,结果表明,设计的PCIe总线接口的多处理器数据传输软件能够稳定可靠地实现数据交换。

基于PCIe的智能处理系统研究

随着航空领域人工智能技术研究的不断深入,面向开放式机载智能交互场景,人工智能的应用可解决诸多问题。同时,基于飞行决策的及时性、实时性要求,大带宽、高性能和高效率特性成为智能处理模块的高速数据传输总线的基本要求。鉴于此,提出了一种基于PCIe接口的智能处理系统,该系统基于CPU+FPGA的异构融合结构设计,通用处理节点基于高性能多核CPU设计,提供两个通用处理节点和两个智能处理节点,并通过对外通信接口实现外部交互。现对该智能处理系统的整体架构进行详细描述,介绍了系统中PCIe总线的工作模式及其内部信号的数据流,并从硬件角度阐述了系统核心电路的设计思路,重点分析了PCIe总线的使用及其优越性。该架构适用于高性能和高效率的智能处理系统,已成功应用于某机载智能处理模块,对相关领域应用具有一定的参考价值和借鉴意义。

应用于ICS PCIE Gen2的扩频时钟模块电路

为了满足ICS(internet connection sharing,因特网连接共享)PCIE Gen2协议,可提供输入时钟信号给PC、PCIE桥芯片以及以太网等芯片,利用时钟扩频技术的研究来减少系统的电磁干扰问题。基于应用于ICS PCIE Gen2协议的设计要求,通过采用SMIC 0.18μm工艺设计传统锁相环结构,包括鉴频鉴相器、电荷泵、环路滤波器、环形振荡器、分频器以及相位插值器所设计的扩频时钟模块电路,实现了在满足指标400 MHz输出频率的基础上对扩频深度控制在-5×10-3以内,频谱峰值能量降低了10.32 dB,输出相位噪声在1 MHz频偏下为-107.378 dBc/Hz。未扩频模式下输出时钟的确定性抖动为31.6 ps,周期间RMS抖动为5.1 ps;进行扩频后,周期间RMS抖动为8.6 ps,满足了ICS PCIE Gen2的协议要求。

嵌入式操作系统基于PCIe网卡驱动适配

针对国产网卡芯片的广泛应用,于嵌入式操作系统适配网讯千兆网卡的网络协议驱动。测试结果表明设计实现的网络协议驱动功能正确、运行稳定,可以使用户可靠地通过网络协议驱动完成网络数据的接收和发送,实现网络的通信功能,满足TCP/IP等协议需求。

PCIE-UART多端口控制器芯片的设计

自主研发了一款PCIE-UART多端口控制器芯片。首先,采用独立的256 Bytes TX/RX FIFO设计了单通道PCIE-UART控制器,实现了硬件流控、软件流控功能,其PCIE接口支持PCIE2.0,UART接口支持RS232/485/422;然后,将8路串口的TX/RX FIFO合并在一起,通过同步时分复用技术对每路串口的TX/RX FIFO进行读写操作,实现了数据的收发,并增加定时/计数器和16路MPIO功能;最后,在FPGA开发板上验证了芯片的功能和性能,并采用55 nm制程工艺和QFP208封装形式完成了设计芯片的制备。测试结果表明,研发的芯片达到工业自动化系统集成等领域对串口的性能要求。

基于PCIE转SATA多通道高速存储电路设计与原型验证

针对传统SATA控制器接口单一且无法充分发挥固态盘性能的问题,设计了一款基于PCIE转SATA多通道高速存储电路。充分利用PCIE总线高带宽低延时特性,并遵循AHCI协议,大幅缩短硬盘无用的寻道次数和数据查找时间,提高固态盘的读写性能,同时本设计可支持4路SATA通道,具有良好的可拓展性。设计结合PCIE和SATA协议特点,介绍了PCIE转SATA高速存储电路的系统架构,详细阐述了基于AHCI协议的数据流传输过程。最后基于FPGA原型验证对电路进行测试,电路的单盘读写速率分别为562 MB/s和527 MB/s,相比传统SATA控制器的读写性能具有较大提升,测试结果表明设计的PCIE转SATA高速存储电路读写性能优异,且具备良好的稳定性和可拓展性。

基于PCIe和M-LVDS的数据传输系统设计与实现

针对某光刻调焦调平测量系统研究项目的数据采集以及测试需求,设计了基于PCIe和M-LVDS的数据传输系统,实现了数据采集板与主控板、主控板与上位机之间的通信。数据采集板采用FPGA作为主控芯片,利用AD7608芯片同步采集多路Si光电二极管光电流经转换放大后的电压,并基于M-LVDS链路与主控板建立数据通道和控制通道;主控板采用Zynq作为主控芯片,通过高速串行总线PCIe与计算机进行通信,并设计灵活可靠的数据交互机制;基于Qt Creator开发了上位机软件,用于实现指令下发、数据采集等功能。测试结果表明:系统各部分工作正常,各数据交互机制能够稳定可靠地运行,可以满足项目预研阶段的需求。

基于PES32NT24AG2芯片的PCIe交换器的实现

处理器之间使用PCIe总线交换高速数据的需求越来越强烈,目前一一对应的PCIe总线结构不能满足多处理器之间高速数据传输的需求,迫切需要针对PCIe总线交换技术进行研究。为了提升PCIe总线的数据传输交换能力,设计了一种以IDT公司的PES32NT24AG2芯片为核心的PCIe交换器,介绍了设计方案和PICe交换器的测试方法,验证了设计的可行性。

一种基于PCIE总线的高性能数据传输架构设计

为了提高数据传输系统中PCIE总线的带宽利用率,并且降低处理器端数据解析开销,增强通用性和可移植性,设计了一种高性能的PCIE DMA传输架构。对于常规的分散⁃聚集式DMA传输流程进行优化改进,将传输过程中所有必要的参数提前发送给FPGA,从而减少了传输过程中的交互开销。DMA传输参数均可由用户进行配置,描述符链表中表项内容可扩展。在传输数据过程中FPGA完成数据特征参数反馈,有助于处理器后续的数据解析。基于国产化的信息处理板完成了该架构的性能测试,测试结果表明该架构在传输效率上得到显著提升。目前该架构已成功部署于某型雷达国产化信息处理平台中,完成雷达中频数据的实时传输和处理,具有带宽利用率高、通用性强、资源开销小、报文易解析的优点,能够满足海量数据的高速传输及数据解析的需求。

PCIe总线DMA高速传输系统的设计与实现

针对数据传输系统中外设带宽受限、有效带宽低的问题,设计了一种PCIe总线的DMA高速传输系统。以FPGA为控制核心,采用PIO操作与DMA操作分时组合的控制模式实现全双工DMA读写通道的传输层协议。PIO操作配合中断实现指令与状态实时收发,DMA模块设计了一种两段式切片的裁剪机制实现PCIe协议的传输长度控制,发送模块设计请求仲裁逻辑实现请求事务的优先级仲裁,接收模块采用本地缓存TAG标号的方法实现请求回应的实时管理并解决回应乱序问题。最后通过时钟计数的方法测试传输速度,分析了影响读写传输速度的制约因素。经验证,DMA写操作有效带宽已经达到75%,非常接近80%的理论极限,DMA读操作也达到了60%。本设计解决了高速数据传输系统中的带受限宽问题,具有一定的工程应用价值。