气化无烟煤高效助熔剂研究与实践

研究了晋城矿区高硫无烟粉煤的煤灰特性,特别是灰熔点和黏温特性。针对这些特性,通过大量基础分析和试验,采用添加助熔剂的方法,成功将入炉煤灰熔点降低至1300℃左右,保证了气化炉的稳定运行。

面向E量级超算的并行循环压缩浮点乘加校验结构

E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制系统规模,同芯片面积下集成的核心数目更多,片上资源较为紧张.因此,FMA校验设计需要在保证错误检测能力的前提下,对校验逻辑的时序、面积开销进行控制.本文提出了并行循环4:2压缩结构.余数系统模数增大后,并行循环4:2压缩结构能在降低余数生成逻辑的时序、面积开销的同时,提升余数系统的检错能力.本文还对余数域中的FMA尾数运算进行研究,提出了取反符号扩展操作、乘法尾数、加法尾数的余数域加速变换.实验结果表明,本文提出的并行循环4:2混合压缩余数生成逻辑较模加器树余数生成逻辑、CSA(Carry Saved Adder) 3:2压缩余数生成逻辑分别最多可取得19.64%、6.75%的时序优化和71%、18.18%的面积优化.基于并行循环4:2压缩树的模63余数校验在面积开销、检错率、系统可用性上均优于IBM采用的模15浮点FMA校验设计,面积开销、检错率优化效果分别能达到67.61%、5%,系统可用性优化最多可达49.6%.

基于虚拟仪器的转子动平衡实验

为了培养大学生实践能力,开发了基于虚拟仪器的转子动平衡实验。该文详细介绍了实验平台的构成、转子单面现场动平衡的三点加重法、可视化虚拟仪器软面板的构建、实验数据流程及实验实施过程。该实验使学生对旋转机械不平衡量的测量有了深刻认识。

可重构浮点混合/连续乘-加器的设计与实现

浮点连续乘-加、混合乘-加和三操作数加等浮点算术运算在科学计算领域中应用越来越频繁,为设计一款支持浮点连续乘-加、混合乘-加和三操作数加的多功能浮点运算单元,提出一种可重构浮点混合/连续乘-加器,通过对控制位的配置可以实现多种浮点数据操作。该乘-加器采用8级流水线,可以实现单周期的浮点乘累加,大幅提高数据处理吞吐量,同时支持三操作数加和两操作数和的累加。在Modelsim SE6.6f中对该设计进行仿真验证,结果表明其能够在Xilinx Virtex-6 FPGA上实现,资源消耗2 631个LUT,频率可达250 MHz,结果证明该浮点混合/连续乘-加器具有较大的使用价值。

脱机手写体汉字识别的改进算法

特征点抽取是脱机手写体汉字识别中特征抽取的一种常用方法，目前的一些算法都存在一定的局限性，因此本文给出两种改进算法，并经实验证明具有良好的效果。

几种常用绉组织的计算机实现方法

研究一种基于矩阵直接建模的绉组织计算机自动生成方法。根据绉组织中的增点法、经纬调序法、组织移绘法和旋转法的构造原理,运用矩阵运算和变换,分别建立了相应的矩阵模型,编制相应的程序实现绉组织矩阵的自动生成。研究表明:采用M atlab相关命令可以方便地实现矩阵的扩充、叠加、调序、旋转等操作。基于直接矩阵建模的方法,可以实现常用构造方法的绉组织矩阵的计算机自动生成。

一种关于浮点乘加的测试方法

目前浮点乘加部件的算法研究和实现已成为高性能微处理器研究的热点之一,对其进行测试也显得尤为重要和必要。论文介绍了一种浮点乘加的测试方法,并从特殊值和随机数两个角度进行测试。

低浓度氨氮废水处理实验研究

采用化学沉淀法和折点氯化法对低浓度氨氮废水进行处理,分别考察了两种方法中不同pH、反应时间、氨氮初始浓度以及反应物投加量对氨氮去除率的影响。结果表明,化学沉淀法的最佳操作条件为pH=10.5,反应时间在30min左右,n(NH4+):n(Mg2+):n(PO43-)=1:1.2:1.2;折点氯化法的最佳操作条件为pH=7,反应时间以10~15min为宜,m(Cl-):m(NH4+)在6~7之间均可;在处理低浓度氨氮废水方面两种方法去除率均可达到80%以上,但化学沉淀法对中高浓度氨氮废水的处理更具优势,折点氯化法则只适用于处理低浓度氨氮废水。

高性能多通道浮点乘加器

随着面向数字信号处理以及其他相关领域的专用微处理技术的发展,浮点乘加运算变得日益重要。该操作将乘法和加法相融合,节省了整个运算的执行延时。基于多通路的思想,文章提出了一种改进的多通道浮点乘加器结构。根据对阶时A相对于B×C乘积的位置,将整个处理过程分为四条数据通路,采用不同的数据处理通路,避免了不必要的处理延时。通过对比得出:多通道浮点乘加器无论在速度以及功耗上,都具有一定的优势。

基于LabVIEW的虚拟现场动平衡实验仪设计

论述了三点加重法测试工件不平衡质量的动平衡测试系统的开发原理、方法及步骤;介绍了系统的硬件组成及软件系统的设计思想和实现过程;对一种风机进行了现场动平衡测试。实验结果表明:经过1-2次加重平衡,不平衡量明显下降,振动现象也显著减弱。该测试系统基于虚拟仪器开发平台LabVIEW开发,适用于现场使用,具有开发周期短、成本低、易维护、易扩展等特点。

一种改进的浮点乘加器结构的延时分析

针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。

一种低成本128位高精度浮点SIMD乘加单元的设计与实现

SIMD单元集成已经成为提高处理器性能的重要途径之一。虽然定点SIMD单元的硬件复用低成本设计技术已经较为成熟,但是,大部分浮点SIMD单元的硬件设计还停留在简单的硬件复制方法上。本文针对日益增长的128位高精度浮点操作的计算需求,提出了其相应的SIMD低成本硬件结构方案。综合实验结果表明,所提出的SIMD浮点乘加单元比传统128位高精度浮点乘加单元具有更加优化的性能与面积参数。

素数域椭圆曲线密码在智能卡上的设计与实现

椭圆曲线密码体制具有密钥短,安全性高的特点,十分适合在智能卡上使用。针对智能卡存储与计算能力有限的特点,分析了选择素数域椭圆曲线密码的原因,并提出一种基于RSA基本运算的ECC实现方案。通过该方案,可以利用已有的RSA智能卡平台所提供的运算协处理器实现素数域上的ECC算法。详细分析了椭圆曲线密码实现过程中的各个细节,并针对倍点与点加这两个基本运算,设计出针对智能卡的实现方案,该方案可以最大程度节省智能卡存储空间。最后给出了素数域椭圆曲线签名算法在智能卡上实现的实验数据,证明设计的实现方案是高效的。

基于FPGA自主控制浮点加减控制器设计

为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。

F2^n上基于ONB的椭圆曲线乘法器的设计与实现

文章在介绍有限域运算法则,域上椭圆曲线及点的运算法则的基础上,设计了一个F1291上基于优化正规基的串行椭圆曲线乘法器,其点乘运算速度可达80.87次/秒,为进一步完成椭圆曲线加密系统提供了硬件基础。

基于三点加重法的转子动平衡研究

针对目前刚性转子普遍采用影响系数法与模特平衡法进行转子动平衡的复杂繁琐问题,提出了一种基于三点加重法,采用有限元软件ANSYS进行无试重的动平衡方法。在三维建模软件UG建立转子实体模型,运用ANSYS Workbench瞬态动力学分析功能,基于三点加重法原理获得转子不平衡质量,并利用转子实验台对仿真结果进行验证。结果表明:转子的不平衡响应在添加不平衡质量后,振幅降低为原始振幅的19.4%,证实了该方法的可行性与有效性。

一种快速SIMD浮点乘加器的设计与实现

本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。

基于AltiVec技术的浮点乘加单元的设计

Alti Vec技术是为提高PowerPC的向量处理能力而对PowerPC指令集体系结构的扩展;浮点乘加单元是向量处理单元的主要构成部分,设计一种基于Alti Vec技术的向量浮点乘加单元;在基本浮点乘加器的基础上,提出了java模式下对非规格化数的预规格化处理;设计采用了一种半并行的结构,与传统的全并行结构相比可以节省一半的硬件面积;时钟频率为266 MHz时,java模式下5拍可以完成,非java模式下4拍可以完成。

分离通路浮点乘加器设计与实现

针对传统浮点融合乘加器会增加独立浮点加减法、乘法等运算延迟的缺点,首先设计并实现了一种分离通路浮点乘加器SPFMA,通过分离乘法和加法通路,在保持融合乘加运算延迟6拍延迟不变的情况下,将独立乘法和加法等运算延迟由6拍减为4拍,克服了传统融合乘加器的缺点。然后经专用工艺单元库逻辑综合评估,SPFMA可工作在1.2GHz以上,面积60779.44um2。最后在硬件仿真加速器平台上运行SPEC CPU2000浮点测试课题对其进行性能评估,结果表明所有浮点课题性能均有所提高,最大提高5.25%,平均提高1.61%,证明SPFMA可进一步提高浮点性能。

一种高性能四倍精度浮点乘加器的设计与实现

高精度、高性能浮点运算部件是高性能微处理器设计的重要部分。通过对传统双精度浮点乘加运算算法的研究,结合四倍精度浮点数据格式特点,设计并实现一种高性能的四倍精度浮点乘加器(QPFMA),该乘加器支持多种浮点运算,运算延迟为7拍,全流水结构。采用双路加法器改进算法结构,优化头零预测和规格化移位逻辑,减小运算延迟和硬件开销。通过参数化设计验证方法,实现高效的正确性验证。逻辑综合结果表明,基于65 nm工艺,该QPFMA频率可达1.2 GHz,比现有的QPFMA设计运算延迟减少3拍,频率提高约11.63%。