基于RISC-V的超标量处理器的ROB压缩方法

RISC-V指令集具有灵活可扩展的优势,向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令,如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余,并且会减少CPU中并行执行的指令(in-flight指令)数量,影响处理器性能。基于指令与微指令在ROB中的存储解耦方法,使用一个新的队列(RAB)存储每条微指令的目的寄存器的重命名映射关系等信息,每项ROB只存储其对应指令拆分的微指令的公共信息,ROB与RAB分别控制指令与微指令的提交与回滚,减少了存储信息冗余,缓解了由向量指令拆分的微指令过多导致的in-flight指令数量减少问题。在上述方法的基础上,同时实现了标量指令的ROB压缩,在ROB项数不变的情况下,增加了in-flight指令的最大数量。最终的仿真结果表明,此方法有效提高了处理器性能。

基于向量表的RISC-V处理器普通中断与NMI优化设计

针对有实时性需求的精简指令集计算机(Reduced Instruction Set Computer,RISC)-V处理器中断响应延迟过长的问题,本文改进了中断响应中中断服务程序跳转地址计算的方式,扩展了不可屏蔽中断(Non-Maskable Interrupt,NMI)响应时的控制寄存器,提出了硬件矢量中断以及NMI相关控制寄存器扩展。硬件矢量中断提高了中断的响应速度,减少了中断响应的延迟。NMI扩展控制寄存器减少了NMI的响应延迟,减少了软件需要进行的保存现场操作。利用VCS仿真验证了中断优化的正确性以及性能。仿真结果表明,硬件矢量中断响应时间缩短了84.4%,响应速度提高为原本的6倍,NMI扩展控制寄存器减少了31个时钟周期的响应时间以及32个时钟周期的返回时间。

RISC-V标量处理器的应用与优化分析

阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处理器设计,在50MHz时钟下,CoreMark跑分为2.86/MHz。

应用级兼容RISC-V的混合指令集处理器

指令集架构的改变会导致处理器硬件平台发生变化,面向旧硬件平台编译的二进制应用程序将无法在新的硬件平台上继续运行。提出了一种应用级兼容多种指令集的混合指令集架构,基于该混合指令集架构的处理器可原生运行多种指令集的应用,能有效避免程序开发移植的重复工作或二进制翻译执行的性能损失。在自主研发的一款处理器基础上实现了应用级兼容RISC-V的混合指令集处理器。与单一指令集相比,应用级支持2种指令集带来的硬件开销仅增加了0.45%。FPGA原型系统成功启动了面向混合指令集架构移植的操作系统,并能正确运行2种指令集的应用,验证了混合指令集架构思想的可行性。RISC-V指令集下,Coremark性能为5.58/MHz,SPECint2006的性能为8.44/GHz,SPECfp2006的性能为10.75/GHz。

基于指令生成约束的RISC-V测试序列生成方法

为了避免处理器受到指令缺陷的威胁,该文提出基于指令生成约束的RISC-V测试序列生成方法,构建测试指令序列生成框架,实现测试指令生成及指令缺陷检测,解决现有测试指令序列生成方法约束定义困难和收敛速度慢的问题。在该方法中,首先,根据指令集架构规范和指令验证需求定义指令生成约束,包括指令格式约束、通用功能覆盖约束和特殊功能覆盖约束,以解决随着指令数量增多约束定义的困难,提高可复用性;然后,定义启发式搜索策略,通过统计覆盖信息,加快覆盖率收敛速度;最后,基于启发式搜索策略构造求解算法,实现满足指令生成约束的测试序列生成。实验结果表明,与现有方法相比,在覆盖所有指令验证需求的前提下,结构覆盖率和数值覆盖率的收敛时间分别减少了85.62%和57.64%。利用该框架对开源处理器进行检测,可以定位到在处理器译码和执行阶段引入的指令缺陷,为处理器指令缺陷检测提供了有效的方法。

面向RISC-V嵌入式处理器的浮点单元设计与移植

针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元(FPU),其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令的译码模块与派遣模块的设计,实现FPU模块的移植。基于Simc180 nm工艺,使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合,仿真结果表明,浮点加法器的关键路径延时为10.17 ns,相比于串行浮点加法器延时缩短23%,浮点乘法器的压缩结构关键路径延时为0.27 ns,相比传统Wallace树压缩延时缩短10%,移植前后的FPU运算结果一致。

香山开源高性能RISC-V处理器设计与实现

近年来以RISC-V为代表的开源指令集引领了开源处理器的设计潮流.然而,目前国内外的开源处理器性能尚未满足学术界和工业界的需求.为填补空白,香山处理器项目启动.香山是一款开源高性能RISC-V处理器,采用6发射超标量乱序执行设计,目前在著名开源项目托管平台GitHub上获得超过3200个星标(Star),形成超过400个分支(Fork),成为国际上最热门的开源硬件项目之一,得到国内外企业和研究者的积极支持.香山处理器在近两年时间中历经两代版本演进,第一代“雁栖湖”微架构已经成功流片,回片性能符合预期;第二代“南湖”微架构已进入最后的优化迭代阶段,即将投片,据已知消息,其仿真评估性能在当前开源处理器中排名第一.主要讨论香山前两代微架构的实现细节与设计演进,并系统介绍开发香山过程中的各类挑战与经验.

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率.

基于RISC-V处理器执行单元的高效灵活验证平台设计

目前高复杂度设计的微处理器采用传统的定向验证很难满足高效灵活性的验证需求。针对以上问题,以RISC-V指令集处理器执行单元为验证对象,采用通用验证方法学(Universal Verification Methodology,UVM)设计灵活可配置组件,搭建约束随机指令发生器,成功实现验证平台约束随机激励生成、具备可复用性和可配置性的特点,并针对RISC-V指令集的参考模型SPIKE库存在访存不灵活,受SPIKE库规定地址约束的问题,提出分级思想,根据指令对地址是否访问,分级设计了访存指令参考模型和非访存指令参考模型,成功提高访存指令的验证效率。实验结果表明,该验证平台功能覆盖率约达到100%,代码覆盖率约达到98%以上,具备良好的高效灵活性。

基于符号补偿的RISC-V处理器乘法器优化

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构;基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗;改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟;利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能;结果表明,文章的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。

基于RISC-V的数据安全指令

RISC-V是基于精简指令集原理建立的免费开放指令集架构,具有完全开源、架构简单、易于移植、模块化设计等特点.随着网络高速发展,安全风险无处不在,利用RISC-V的可扩展特性是一种非常有效地提升RISC-V设备安全的方式.因此,本文针对RISC-V自定义指令的安全能力,结合可信计算、流密码技术,设计了简单高效的RISC-V自定义指令,实现基于可信基的数据安全存储功能,并依托GNU编译工具链实现对自定义指令的编译支持,在模拟器上测试应用程序对自定义指令的调用执行.该指令充分结合可信计算与流密码的安全特性,可实现较强的安全性.

一种基于RISC-V架构的高性能嵌入式处理器设计

开源指令集RISC-V为物联网和嵌入式领域的处理器提供了强大的动力,本文针对一些具有高性能、小面积、低功耗需求的场景,设计了一种基于RISC-V指令集架构的高性能嵌入式处理器核.处理器核的代号为FRV232,采用单取指,单发射,乱序执行技术,支持RV32I基础指令集和M扩展指令集,以较低的面积实现了较高的性能.本文开发了专门用于验证FRV232核心的功能模型,功能验证阶段使用验证软件Modelsim和功能模型对处理器核心进行了完整的验证,并利用该处理器核心在FPGA上实现了基础的原型系统,使用Vivado统计了该处理器核所需的芯片面积.经过测试,FRV232在FPGA上能够稳定运行在100MHz,在该主频下,Dhrystone的性能跑分可以达到1.73DMPS/MHz.

RISC-V架构硬件辅助用户态内存安全防御方案概览

传统的用户态内存安全防御机制基于x86架构和纯软件方式实现,实现内存安全保护的运行时开销很高,难以部署在生产环境中.近年来,随着主流商业处理器开始提供硬件安全扩展,以及RISC-V等开源处理器架构的兴起,内存安全保护方案开始面向x86-64、ARM、RISC-V等多种体系架构和硬件辅助实现方式.我们对RISC-V架构上实现的内存安全防御方案进行了讨论,并对x86-64、ARM、RISC-V等处理器架构在安全方案设计上的特点进行了比较.得益于开放的指令集架构生态,RISC-V架构的内存安全防御方案相较于其他架构有一些优势.一些低成本的安全防御技术有望在RISC-V架构上实现.

基于Chisel语言的RISC-V处理器设计技术

近年来,RISC-V在处理器领域的大行其道,不仅仅在于其开源可扩展的指令集架构属性,同时也得益于加州大学伯克利分校为其量身打造的敏捷化设计语言Chisel,极大降低了处理器设计门槛.本文基于Chisel语言设计实现了一款带有扩展指令协处理器的多核RISC-V芯片,相对于传统的硬件设计语言,将硬件IP的设计与集成周期压缩50%以上,并且依靠丰富的模板资源,能够快速完成拓扑互连、时序分割、跨时钟域转换等影响处理器整体性能的全局性优化设计,将芯片验证与实现的迭代周期缩短30%以上,为开源处理器敏捷化开发探索了行之有效的技术手段.

开放性32位RISC处理器IP核的比较与分析

比较和分析了LEON2,OpenRISC1200,NiosII等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2.1基准测试程序评测了它们的性能。最后在0.18μm的CMOS工艺下进行了综合,给出了它们在ASIC平台下面积和频率的比较。

基于RISC结构的Java处理器研究与设计

文中结合PicoJava和JOP等一些经典的Java处理器的优势,设计了一种基于RISC结构的Java处理器.它充分利用了Java指令折叠技术和精简指令集处理器的优势,不仅降低了设计复杂度,而且在很大程度上提高了Java处理器的性能.

一种RISC地址产生器生成算法的设计与实例化

提高功能部件的并行性是开发高性能微处理器的基本途径。在RISC处理器中设计独立的地址产生器可实现算术运算与地址运算并行处理,从而提高RISC处理器的性能。文中根据现今RISC处理器中常用的寻址方式,提出了一种RISC地址产生器生成算法并进行了实例化。实例化结果可作为IP核应用到RISC处理器的设计中。

嵌入式RISC处理器体系结构并行技术的研究

本文通过对目前国内外主流嵌入式处理器体系结构创新与发展的研究,着重从处理器体系结构中RISC规则的突破、数据处理、多线程、多核处理器的构成等多种并行技术的应用,对提高系统运行效率和降低运行功耗,作了较为全面的分析,同时研究了这些并行机制的实现技术。研究表明,嵌入式处理器结构中并行技术的应用,是应对目前嵌入式应用高性能、低功耗挑战的有效方法。

32位RISC-V处理器中乘法器的优化设计

针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。

RISC V标准指令集的六级流水线设计

基于RISC V标准指令集,提出一种六级流水线设计方法。首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频。其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式处理数据冒险问题,使用流水线冲刷解决流水线中控制冒险问题。最后,在EDA工具中,采用RISC V标准指令集对本设计进行仿真测试,并在FPGA上实现,运行时钟频率可达78.2 MHz。