基于指令扩展的RISC-V可配置故障注入检测方法

针对处理器运行时受到故障攻击出现的数据流错误,提出了一种面向RISC-V处理器微架构的模式可配置故障注入检测方法。该方法基于RISC-V指令集架构,利用其可扩展性添加带模式配置的自定义算术逻辑运算指令和控制与状态寄存器,以软硬件结合的方式同时实现算术逻辑运算和故障注入检测。在软件层面,通过写寄存器指令将配置信息写入自定义的控制与状态寄存器,配置自定义指令的故障注入检测模式,包括信息冗余和时间冗余2种故障注入检测模式及其参数;在硬件层面,实现了支持模式可配置故障注入检测方法的RISC-V处理器微架构。采用仿真器命令模拟故障注入,验证扩展后的RISC-V处理器的功能正确性与故障注入检测能力。实验结果表明:当信息冗余模式和时间冗余模式的应用频率相同时,模式可配置方法相较于单信息冗余方法,平均故障检测率提高13.34%,引入4.4%的平均资源开销;相较于单时间冗余方法,降低了8.24%的平均时间开销,故障检测率降低了13.33%。所提模式可配置方法可以实现故障检测率和时间开销的折中,适用于不同安全性和性能需求的应用场景。

基于RISC-V的超标量处理器的ROB压缩方法

RISC-V指令集具有灵活可扩展的优势,向量扩展是其扩展指令集之一。在实现向量扩展时需要将向量指令拆分成多条微指令,如果每条微指令都占用一项重排序缓存(ROB),会存在一定的信息冗余,并且会减少CPU中并行执行的指令(in-flight指令)数量,影响处理器性能。基于指令与微指令在ROB中的存储解耦方法,使用一个新的队列(RAB)存储每条微指令的目的寄存器的重命名映射关系等信息,每项ROB只存储其对应指令拆分的微指令的公共信息,ROB与RAB分别控制指令与微指令的提交与回滚,减少了存储信息冗余,缓解了由向量指令拆分的微指令过多导致的in-flight指令数量减少问题。在上述方法的基础上,同时实现了标量指令的ROB压缩,在ROB项数不变的情况下,增加了in-flight指令的最大数量。最终的仿真结果表明,此方法有效提高了处理器性能。

基于RISC-V指令扩展方式的国密算法SM2、SM3和SM4的高效实现

基于指令扩展的密码算法实现是兼顾性能和面积的轻量级实现方式,特别适用于日益普及的物联网设备.SM2、SM3和SM4等国密算法有利于提高自主可控设备的安全性,但针对这些算法进行指令扩展的相关研究还不够充分.RISC-V由于其开源、简洁及可扩展等优点已成为业界最流行的指令集架构之一,本文主要基于国产开源RISC-V处理器对国密算法SM2、SM3和SM4进行指令扩展和高效实现.本文基于软硬件协同的理念提出总体指令的扩展方案.对相关密码算法进行深入分析和方案对比,分别设计了硬件单元,提出高效的实现方式.设计实现的协处理器具有2级流水线结构,顺序派遣、乱序执行和顺序写回的指令执行模式,以及独立内存访问单元和大位宽寄存器.协处理器统一接管了密码算法的部分控制逻辑,降低硬件资源消耗.实验结果表明,本文设计的密码协处理器硬件结构精简,资源利用率高.SM2、SM3和SM4算法占用资源少,但执行速率相比纯硬件有一定程度下降,资源面积和花费时间的乘积与其他相关文献相比有不同程度的优势.

基于xorHash的RISC-V分支预测器设计

处理器的高速发展对分支预测器准确度要求越来越高,通过研究RISC-V处理器中分支预测器微架构,设计了基于xorHash的分支预测器;在基于xorHash的分支预测器中,使用改进后的xorHash算法对分支跳转指令进行散列处理,降低了别名发生概率,并提高了预测准确率;将分支预测器接入RISC-V五级流水线架构,利用Verilator仿真验证了改进后的分支预测器的准确率,通过板级测试评估了其性能;结果表明,分支预测器在运行CoreMark时准确率达到99.57%,在运行Dhrystone时准确率达到97.57%。

基于轻量级的RISC-V异构处理器的安全模型研究

面对物联网的快速发展,需要低延时、高性能的处理器来实现关键数据的传输和保护,同时要提高处理器的硬件安全,减少非法用户对处理器的攻击。结合当前开源第五代精简指令集(Reduced Instruction Set Computing-Five,RISC-V)处理器架构优点,与现场可编程门阵列(Field Programmable Gate Array,FPGA)相结合,设计了异构处理器,提出了基于密码的安全启动模型。首先,细化RISC-V异构处理器的体系结构,设计轻量级密码启动安全模型TrustZone,实现处理器性能与安全的平衡,并结合FPGA的优点,实现定制化的专用协议与业务通信。其次,提出当前RISC-V异构处理器可实现的便捷途径,并基于此进行模型搭建和测试验证。验证结果表明,虽然采用TrustZone安全度量后处理器启动时间有所增加,但针对轻量级的处理器应用场景,在增强处理器安全的前提下,该启动时间开销是可以接受的。

面向边缘节点的RISC-V处理器的研究与设计

边缘节点作为分布式计算体系的基本组成部分,部分工作场景的能源受限,对处理器的成本和功耗较为敏感。针对边缘节点的特殊工况,设计了一款基于RISC-V架构的低功耗处理器SparrowRV。SparrowRV采用指令、数据总线分离的哈佛结构,支持RV32IMZicsr指令集,2级流水线设计。为提高除法计算效率,提出了一种基于恢复余数除法的动态迭代算法,减少了除法的迭代次数。处理器使用iverilog进行功能仿真,通过了RV32IMZicsr指令集功能测试。处理器在XC7K325T FPGA上完成原型验证,Coremark跑分达到2.78 CoreMark/MHz。SparrowRV内核相比于Tinyriscv和蜂鸟E203,同频性能提升了15.8%和29.9%,动态功耗降低了4.9%和32.6%。

RISC-V标量处理器的应用与优化分析

阐述基于RISC-V指令集架构的特点,设计一款支持RV64IM指令子集的处理器核。首先,分析流水线对处理器性能的影响,使用五级流水线以提升处理器的吞吐率。其次,使用分支预测模块及Cache缓存模块对处理器性能进行优化。最后,使用FPGA验证处理器设计,在50MHz时钟下,CoreMark跑分为2.86/MHz。

基于向量表的RISC-V处理器普通中断与NMI优化设计

针对有实时性需求的精简指令集计算机(Reduced Instruction Set Computer,RISC)-V处理器中断响应延迟过长的问题,本文改进了中断响应中中断服务程序跳转地址计算的方式,扩展了不可屏蔽中断(Non-Maskable Interrupt,NMI)响应时的控制寄存器,提出了硬件矢量中断以及NMI相关控制寄存器扩展。硬件矢量中断提高了中断的响应速度,减少了中断响应的延迟。NMI扩展控制寄存器减少了NMI的响应延迟,减少了软件需要进行的保存现场操作。利用VCS仿真验证了中断优化的正确性以及性能。仿真结果表明,硬件矢量中断响应时间缩短了84.4%,响应速度提高为原本的6倍,NMI扩展控制寄存器减少了31个时钟周期的响应时间以及32个时钟周期的返回时间。

RISC-V指令集架构研究综述

指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的“全栈”概念.对近年来RISC-V指令集架构相关的研究成果进行了综述.首先介绍了RISC-V指令集的发展现状,指出开展RISC-V研究应重点关注的指令集范围.然后分析了RISC-V处理器设计要点和适用范围.同时,围绕RISC-V系统设计问题,从指令集、功能实现、性能提升、安全策略这4个方面,论述了RISC-V处理器基本的研究思路,并分析了近年来的研究成果.最后借助具体的研究案例,阐述了RISC-V在领域应用的价值,并展望了RISC-V架构后续研究的可能切入点和未来发展方向.

基于Chisel语言的RISC-V处理器设计技术

近年来,RISC-V在处理器领域的大行其道,不仅仅在于其开源可扩展的指令集架构属性,同时也得益于加州大学伯克利分校为其量身打造的敏捷化设计语言Chisel,极大降低了处理器设计门槛.本文基于Chisel语言设计实现了一款带有扩展指令协处理器的多核RISC-V芯片,相对于传统的硬件设计语言,将硬件IP的设计与集成周期压缩50%以上,并且依靠丰富的模板资源,能够快速完成拓扑互连、时序分割、跨时钟域转换等影响处理器整体性能的全局性优化设计,将芯片验证与实现的迭代周期缩短30%以上,为开源处理器敏捷化开发探索了行之有效的技术手段.

开放性32位RISC处理器IP核的比较与分析

比较和分析了LEON2,OpenRISC1200,NiosII等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2.1基准测试程序评测了它们的性能。最后在0.18μm的CMOS工艺下进行了综合,给出了它们在ASIC平台下面积和频率的比较。

基于RISC结构的Java处理器研究与设计

文中结合PicoJava和JOP等一些经典的Java处理器的优势,设计了一种基于RISC结构的Java处理器.它充分利用了Java指令折叠技术和精简指令集处理器的优势,不仅降低了设计复杂度,而且在很大程度上提高了Java处理器的性能.

一种RISC地址产生器生成算法的设计与实例化

提高功能部件的并行性是开发高性能微处理器的基本途径。在RISC处理器中设计独立的地址产生器可实现算术运算与地址运算并行处理,从而提高RISC处理器的性能。文中根据现今RISC处理器中常用的寻址方式,提出了一种RISC地址产生器生成算法并进行了实例化。实例化结果可作为IP核应用到RISC处理器的设计中。

基于RISC⁃V处理器的物联网SOC平台设计

针对物联网应用中SOC平台多需求决策问题,以处理器CV32E40P和Ibex作为内核,选用改进片上总线架构(AMBA)协议以及通用型外设搭建SOC平台;然后根据资源利用报告分析其面积、功耗和性能;最后在FPGA上验证SOC平台可行性。结果表明,在同一SOC平台下,CV32E40P的面积相较于Ibex增加了26.07%,在25 MHz、40 MHz与50 MHz频率下,功耗分别提高了31.58%、29.03%以及25.64%,在运行逻辑控制与卷积运算代码时,速度分别提高了27.66%和108.75%。综上,Ibex更适用于智能家居领域中低带宽数据获取的场景,而CV32E40P则适用于智慧城市领域中视频、图像数据采集处理的场景。

RISC V标准指令集的六级流水线设计

基于RISC V标准指令集,提出一种六级流水线设计方法。首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频。其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式处理数据冒险问题,使用流水线冲刷解决流水线中控制冒险问题。最后,在EDA工具中,采用RISC V标准指令集对本设计进行仿真测试,并在FPGA上实现,运行时钟频率可达78.2 MHz。

嵌入式RISC处理器体系结构并行技术的研究

本文通过对目前国内外主流嵌入式处理器体系结构创新与发展的研究,着重从处理器体系结构中RISC规则的突破、数据处理、多线程、多核处理器的构成等多种并行技术的应用,对提高系统运行效率和降低运行功耗,作了较为全面的分析,同时研究了这些并行机制的实现技术。研究表明,嵌入式处理器结构中并行技术的应用,是应对目前嵌入式应用高性能、低功耗挑战的有效方法。

32位RISC-V处理器中乘法器的优化设计

针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。

现代RISC处理器的流水线技术

在阐明现代RISC处理器采用的超级标量技术与超级流水线技术的基础上,介绍超级标量处理器IBM RISC Systcm/6000、超级流水线处理器MIPS R4000及RISC/CISC混合处理器Intcl 486的流水线设计,论述了其实现中的问题与技术,包括流水线的数据依赖性、分支预测、存储器障碍、代码重排等.最后指出发展趋向。

微控制器与嵌入式RISC处理器的发展现状

综述了新一代微控制器与嵌入式RISC处理器的主要特点和发展方向；详细介绍了目前国内外最流行的不同字长的系列机种、结构特点、专有特性及系统应用等；最后预测了它们的世界销售市场与国内发展前景。