适用于CCSDS标准的RS(255,223)码编码器设计

研究了在CCSDS标准下RS编码器的时域编码方法。分析了RS码的编码原理,基本单元电路设计,包括有限域加法器和乘法器,并着重阐述了自然基下常系数并行乘法器的实现方法。在此基础上,选用系数对称的生成多项式,在QuartusⅡ5.0编译环境下设计了RS(255,223)对称结构的编码器,节约了硬件资源,给出了仿真结果图,经检验输出结果正确。采用此方法设计的RS(255,223)编码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。

箭载“黑匣子”中的RS(255,239)编译码器

箭载"黑匣子"中包含火箭飞行过程中的一些外界环境参数和动态参数等一系列重要参数,可分析火箭飞行真实状态,然而当这些信号在通过信道传输时,不可避免地会受到干扰而出现信号失真,由此产生严重的错误,鉴于此,采用Xilinx公司的Virtex-5系列FPGA实现了一种RS(255,239)编译码器;首先简要介绍RS编译码算法,选取改进的BM算法,并提出了一种流水线结构的译码器实现方案。在译码器复杂度和译码延时上作了折衷,降低了复杂度并提高了纠错能力;仿真结果表明,该编译码器具有很强的纠正突发和随机错误能力,可实现对在进行箭载黑匣子读写时产生的坏块数据纠检错,以达到提高存储系统的可靠性;与已有的该项设计相比,具有速度快和占用硬件资源少的特点。

基于DCME算法的RS(255,223)码的译码器实现

针对RS(255,223)译码问题的特点,研究了一种新的DCME译码方法。相比于其它修正的Euclid算法,具有无需计算阶数,只需经过2t个时钟周期就可以完成关键方程求解的特点,有效地减少了硬件资源的开销及时序控制的复杂度。以错16位的极限情况为例,完成了RS(255,223)译码器的FPGA实现,给出了译码过程中各步骤的仿真结果。采用此方法设计的RS(255,223)译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。

10G EPON中面积优化的RS(255,223)解码器设计

提出了一种面积优化的RS(reed-solomon)解码器的设计方法.其运用一种改进的ME(Modified Euclide-an)算法求解关键方程模块,其它模块采用迭代结构.该方法减少了解码器中伽罗法域乘法器的使用,缩减了硬件规模.基于TSMC 90nm标准单元库的实现结果显示该文设计的解码器规模约为24000门,与同类设计相比规模最大可缩减36%.