集成模乘求逆双重运算的抗攻击RSA协处理器

提出了一种集成模乘求逆双重运算的抗攻击RSA协处理器设计.在设计中引入了指数重编码和双位扫描的方法以提高模幂运算的速度,并采用数据屏蔽和随机重编码的方案来防御功耗分析攻击.基于字串行架构实现了模乘和求逆运算,并提出了相应的可伸缩蒙哥马利模乘算法,使基本运算具有数据通路小、可伸缩性强的特点.在VLSI设计上实现了模乘和求逆运算的硬件复用,大幅度地降低了成本.FPGA验证表明协处理器能够正确地完成所有预定的功能.TSMC0.25um工艺综合结果显示,协处理器的工作频率可达170MHZ,总的规模(包括核心电路与存储单元)约为26K等效门.因此本文RSA协处理器体现了多功能、可伸缩、抗攻击和低成本的综合优势.

RSA协处理器与F2812接口设计

采用RSA协处理器作为嵌入式VPN服务器中RSA运算核心部件,给出了其与主控制器F2812间的硬件接口设计、供电电源系统的设计,并进行了与硬件接口相关的软件模块设计与实现。经系统调试及测试,RSA运算速度达到预期性能,可以满足嵌入式VPN服务器的要求。

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进,提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构,其功能部件是并发操作的,指令执行亦采用了流水线的形式。在10MHz的时钟频率下,加密1024位明文平均仅需3ms,解密平均需177ms。

一种适用于智能卡应用的RSA协处理器

设计了一种针对Ｍｏｎｔｇｏｍｅｒｙ算法，以微处理器形式实现的ＲＳＡ协处理器。该协处理器中的功能部件是并发操作的，在一个周期内最多可同时发射三条指令，指令执行采用了二级和三级流水线混合的形式，协处理器和ＣＰＵ核之间通过交叉开关结构共享ＲＡＭ存储器。协处理器可以扩展为含多个乘法累加部件的结构。

基于Montgomery算法的RSA密码协处理器设计

为了提高RSA协处理器的加解密速度,在传统的Montgomery算法的基础上,提出一种从右到左扫描的高基快速模乘算法.该方案通过减少一个减法器和一个移位寄存器并预先计算两个值,从而减少了迭代的次数.改进后的模幂算法消除了由Montgomery迭代引起的额外因子R-1,从而大大减少了硬件电路的复杂性,从右到左的扫描法有效缩短了大数模幂运算的时间.实验结果表明:在电路面积没有增加的情况下,基于0.18μm CSMC标准单元库工艺下,在10 MHz的时钟频率下,RSA密码协处理器加密1024位的明文平均仅需330ms,等效单元门为26kgate.较之其他设计,在速度和面积上都有一定的优势.

一种新型硬件可配置公钥制密码协处理器的VLSI实现

提出了一种新型的硬件可配置的密码协处理器,同时适用于 GF(p)和 GF(2m)两种域,可以实现 RSA和 ECC 两种目前主流的加密算法。同时又具备硬件可配置的特点,可以完成 32～512bit 的模乘运算而无需对硬件做任何修改。本文的密码协处理芯片用 TSMC 0.35μm 标准单元库综合,可以工作在 100MHz 时钟下,等效单元 45k 等效门,512bit 的模乘运算速度可以达到 190kbit/s,一次椭圆曲线上的 233bit 的点加运算只需 18μs。

一种计算大数模逆运算的新方法

基于Montgomery模乘算法和Montgomery模逆算法,提出了计算ECC算法实现中必需的大数模乘运算的一种新方法。新方法包括对Montgomery模逆算法的改进和对基于Montgomery模乘的RSA协处理器的修改。与扩展欧几里德算法比较,新方法在增加很少量电路规模的情况下使计算大数模逆的速度平均提高了2.2倍,与费马小定理方法比较,新方法使计算速度平均提高了7.2倍。

一种RSA算法的新型ASIC实现

提出了一种实现RSA算法的新型ASIC结构,具有较小的芯片面积和较强的灵活性,适合于智能IC卡应用.利用0.5μmCMOS标准单元库实现了该RSA协处理器,约折合14K(210)等效门,面积约3mm2,最高工作频率40MHz,完成1024位RSA加/解密运算需时375ms.