RTL代码和R2G流程之间的内在联系

RTL代码是用硬件描述语言进行集成电路设计的一种形式。R2G流程由前端设计、后端设计和验证三部分组成,其作用是将RTL代码转换为版图,并对设计结果分析和确认。首先简要介绍了R2G流程概述,并绘出RTL代码、R2G流程、SDC及Floorplan之间的关系图;再从RTL代码与设计约束之间的关系、RTL代码与前端设计的关系、RTL代码与后端设计的关系三个方面概述了RTL代码与R2G流程的内在联系;最后给出只有将RTL代码与R2G流程紧密结合才能得到良好的设计结果。

一种时序型总线硬件木马的植入与检测

RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注。在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马。采用Xillix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差递增的条件下进行Modelsim仿真分析,结果表明,在总线功能需求复杂和传输数据较多的情况下,可逆时序型木马比常规时序型硬件木马具有灵活性和较低的触发率,隐蔽性更强。

基于状态机的CAN2.0总线协议的实现

CAN2.0总线协议中所规定的帧的种类和格式以及总线的状态控制过程较为复杂,在实际电路设计过程中,为能更好地实现其协议功能和状态控制,可以采用状态机来简化和实现CAN总线控制器系统中的协议功能和状态控制过程。文中基于这种方法设计出CAN总线控制器状态控制状态机和报文接收状态机,通过编写RTL级代码,设计出硬件电路。在设计完成后,使用基于e语言的SpecmanElite和modelsim6.2软件平台进行仿真和验证,结果表明该电路功能正确,满足设计要求和使用要求。

System Verilog与Verilog描述状态机(FSM)之比较

由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的System Verilog来构建FSM的寄存器传输级(RTL)编码技术,并且将现存有效的RTL编码风格与新的增强的System Verilog编码风格进行比较,以显示System Verilog在构建FSM中的优势。

GCC代码优化技术的研究

GCC是基于Linux下的开放源码的优化编译系统,可以接收多种高级源语言,广泛支持多平台操作系统。其代码优化机制,不仅能兼顾时间、空间效率,生成高质量的目标代码,而且具有很强的可移植性与可扩充性,是编译器优化研究的目标。通过对GCC的整体结构、优化策略、优化方法与关键技术、中间语言等进行详细的剖析,抽取出完整的GCC优化体系结构。文中集中探讨了GCC的优化策略和实现技术,首先从GCC优化体系的总体规划入手,着重分析了GCC的优化组织策略,设计、引入中间代码RTL的技巧和内涵,进一步研究了GCC所涉及的控制流分析技术、数据流分析技术的实现机制。