基于安全风险的RTL级硬件木马验证研究

信息时代使得信息安全变得日益重要。攻击方为了获取想要的信息,除了使用软件方面的手段,如病毒、蠕虫、软件木马等,也使用硬件手段来威胁设备、系统和数据的安全,如在芯片中植入硬件木马等。如果将硬件木马植入信息处理的核心--处理器,那将风险更高、危害更大。然而,硬件木马位于信息系统底层核心的层面,难以被检测和发现出来。硬件木马是国内外学术界研究的热点课题,尤其是在设计阶段结合源代码的硬件木马检测问题,是新问题,也是有实际需要的问题。在上述背景下,围绕源代码中硬件木马的检测和验证展开了研究。基于硬件木马危害结果属性,在学术上提出基于安全风险的模型和验证规则,给出相应的描述形式,从理论上说明安全验证规则在减少验证盲目性、缩小可疑代码范围、提高评估效率的作用,实验表明,基于安全风险规则的验证,可以避免验证的盲目性和测试空间向量膨胀的问题,有效验证疑似硬件木马的存在和危害,对源代码安全评估是有一定效果的。

基于FPGA的便携心电智能诊断加速器及优化选芯方案

心电图(electrocardiogram,ECG)是诊断与心脏相关疾病的关键工具,可穿戴心电监护仪Holter是院外检测的重要手段,小型化、便携性、实时检测是优化方向。人工智能技术应用于包括心电诊断的各个领域,但存在参数量大、难于小型化、计算速度慢的问题,不满足便携心电监护仪的要求,而可编程逻辑门器件(Field-Programmable Gate Array,FPGA)有并行加速的特性。在AI智能算法硬件化的工程应用上,存在成本、速度、资源利用率的权衡,需要进行科学的芯片选型。开发了一种基于1D-CNN的、用于心电诊断的BeatNet,对于4分类的检测任务,该模型具有98.5%的分类准确率。在FPGA上实现BeatNet硬件化的实验,经测试在Altera公司的DE1-SoC开发板上部署RTL级硬件网络电路,最高频率为69 MHz,单个心拍诊断需要221个周期,总计算时间为3.31μs,满足实时标准。针对速度、功耗和成本指标评估了不同部署策略的性能,开发了一个选芯综合指数,可以在仅损失0.2%精度、5μs内完成单心拍的条件下,将FPGA计算芯片成本控制在200美元以内,满足高速度、低成本、低功耗的要求,对工程优化有实用价值。

基于FPGA的模糊控制器设计

模糊控制作为现代控制理论的一种重要方法,通常以软件编程的方式在算法级上实现.为了在RTL级上实现模糊控制,提出了一种以EP2C5为核心器件,通过VHDL语言实现二输入一输出模糊控制器的方法,并对模糊控制的主要流程进行分析,采用自顶向下、模块化的FPGA设计方法,在Quartus II平台上分别对模糊化、模糊推理、解模糊等模块以及顶层设计进行了仿真,最终将其结果与理论值进行对比,仿真结果表明它们之间的误差较小,在允许的误差范围内,验证了该方法的可行性和正确性.

一种时序型总线硬件木马的植入与检测

RS总线集成电路在航空航天及工业控制领域具有广泛的应用,随着集成电路硬件木马的检测成为研究热点,作为总线硬件木马研究领域的分支,其设计越来越受关注。在常规时序型硬件木马的基础上,针对RS232总线集成电路,设计一种基于可逆计数器的时序型总线硬件木马。采用Xillix公司的ISE软件在RTL层设计相应的RS232总线Verilog代码,并在常规和可逆时序型硬件木马触发阈值呈等差递增的条件下进行Modelsim仿真分析,结果表明,在总线功能需求复杂和传输数据较多的情况下,可逆时序型木马比常规时序型硬件木马具有灵活性和较低的触发率,隐蔽性更强。

一种面向测试的RTL行为抽象与蕴含方法

针对寄存器传输级 (registertransferlevel,RTL)行为的抽象 ,提出了一种层次化的带条件的表示 .这种抽象的行为是面向测试的 ,它不仅表达简单 ,而且能很方便地进行蕴含操作 .通过抽象 ,电路可以规范为行为集 ,并代替电路本身进行功能测试向量的生成 .在测试生成过程中 ,大量地应用蕴含操作可以使其中的行为得到简化 ,并极大地提高了系统的效率 .

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法 .由于Verilog HDL( Verilog Hardware Description L anguage)本身的特点 ,许多面向仿真的语句虽符合语法规则却是不能综合的 ,这在设计中必须加以避免 .同时讨论了如何写出 Verilog HDL可综合风格的 RTL( Register Transfer Level)

基于TLM2.0的SPARC事务级建模

为提高可扩展处理器体系结构(SPARC)的设计抽象层次和仿真速度,设计一种符合第8版SPARC(SPARC V8)的事务级模型。该模型基于TLM2.0标准,采用解释型指令集仿真方法实现程序执行。通过构建验证环境,证明该事务级模型能够正确运行并跟踪SPARC V8程序,仿真速度比寄存器传输级提高2个数量级。

RTL综合中FPGA片上RAM工艺映射

RAM(Random-Access-Memory,随机存储器)是FPGA(Field Programmable Gate Arrays)片上最重要的宏单元之一,RTL(Register-Transfer-Level)综合对FPGA开发中RAM的有效利用起至关重要作用.本文针对RTL综合中RAM源描述和目标结构多样化带来的技术难题,提出了一种RAM工艺映射方法,即建立工艺无关的RAM统一模型,在模型基础上通过建模、模式匹配、造价计算、绑定四步实现.该方法应用于RTL综合,可以将多种RAM源描述有效地映射到最佳类型和数量的FPGA片上RAM资源.实验数据表明采用该方法实现的RAM工艺映射效果和主流FPGA综合工具——Synplify和XST相当,该模块已经集成在自主开发的RTL综合工具——Hqsyn中并实现商用.

面向寄存器传输级设计阶段的高效高精度功耗预测模型

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。

“区域-时间-长度算法”在华北地区中强地震地点判定中的应用研究

基于文献[1]("区域 时间 长度算法")的研究成果,利用改进的RTL算法在较大范围内对华北地区35次震例开展RTL空间扫描研究。结果显示,24次震例主震前3个月内在覆盖主震的区域、或在主震周围但与之相距较近的区域(两者之间距离小于1°,大多数在0.5°以下),有明显的RTL异常显示,据此可粗略判定未来可能的主震位置。3次震例在震前4～12个月内震中区有RTL异常,但震前3个月内震中区异常消失,异常迁移至主震震中外围。8次震例震前1年内震中附近区域没有RTL异常显示。从比例来看,3个月内有短期RTL异常的震例占69%,1年内有中短期RTL异常显示的占77%,1年内无异常的占23%。研究结果还显示,少数震例在3个月的短期阶段尽管有覆盖未来主震的、较明显的RTL异常,但同时在研究区域内还存在另外的RTL异常区,这给地点判定带来困难。文中最后给出实际工作中应用RTL方法进行地震短期预测的大致计算步骤及粗略的预测指标。

基于高级综合的RTL综合对象及方法的研究

从处理对象、任务以及实现方案等方面对不同层次上的 RTL综合及高级综合作全面比较 ,以此说明 RTL综合的对象与方法 ,同时针对这两个层次的综合实现方案 ,说明两者间可相互借鉴的技术 .最后给出了 RTL综合与高级综合的实验结果 .

VHDL高级综合系统中多层次、多目标工艺映射策略及其实现

从国内实际出发，在分析当前工艺映射技术的基础上，提出从高层次（ＲＴＬ）和逻辑级两个层次上进行工艺映射的策略．提出并讨论了基于知识的高层次（ＲＴＬ）工艺映射方法，并将该方法与传统的逻辑级工艺映射方法相结合，建造ＭＬＴＭＭＴ（Ｍｕｌｔｉ－ＬｅｖｅｌＴｅｃｈｎｏｌｏｇｙ Ｍａｐｐｉｎｇ ｆｏｒ Ｍｕｌｔｉ－Ｔａｒｇｅｔ，多层次、多目标工艺映射）系统．在ＭＬＴＭＭＴ的具体实现上，采用了基于知识与基于算法相结合、知识作为数据与程序分离和知识库动态切换等技术，实现了面向多个工艺目标的工艺映射．最后。

软差错影响下的电路可靠性分析

随着大数据时代的到来,人们对微处理器可靠性的要求也越来越高,同时处理器芯片内电路密度的增大使其更易受到软差错的侵害,因此软差错影响下的电路可靠性问题显得尤为重要。针对这一问题,从系统结构级、RTL、门级及电路级4个抽象层次进行了全面的分析,并在每个抽象层次上依据方法属性做了分类介绍和比较。

面向RTL的VHDL语言模拟系统设计与实现

设计并实现了一种面向寄存器传输级的VHDL语言模拟系统(RTL-based VHDL Simulator,RVS).介绍了RVS系统的处理流程和组成模块.RVS系统定义了面向寄存器传输级的VHDL语言子集,在编译阶段采用了一种基于递归的自顶向下语法分析算法,在模拟阶段采用了一种具有调试功能的基于进程的事件驱动模拟调度算法.RVS系统在Windows平台下用Visual Studio2003进行了实现.实验表明,RVS系统对组合逻辑控制和微程序控制的SAP-CPU设计电路文件进行了正确地编译和模拟.

RTL时间扫描方法在福建及近海地区的回顾检验

"区域—时间—长度算法"是一种检测地震活动水平相对变化的计算方法,利用该算法对福建及邻近海域近年来4次M_D 5.0以上地震进行回顾性检验。结果认为,每个震例的研究起始时间要根据每个地震的V_(RTL)背景活动水平来定,震前4个震例的均方差都超过3.5σ,3个震例的V_(RTL)极大值超过150,一个只有21.6。说明该地区M_D 5.0以上地震前,V_(RTL)活动水平相对于背景活动水平有明显变化,V_(RTL)可作为该地区地震预报的一项指标。

重用控制器综合技术实现RTL综合

讨论在 RTL综合中重用高级综合中控制器综合技术的可行性 .提出一种通过将RTL描述划分为时序逻辑与组合逻辑后 ,重用控制器综合中的组合逻辑综合和时序逻辑综合实现 RTL综合的方法 .此方法有效地利用了已有的成熟技术 ,为缩短

寄存器传输级测试用例生成算法

基于控制流图数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层测试用例生成算法,并最终实现一种可行的RTL级测试生成算法.实验结果表明,在较少的测试生成时间下,该法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果.此外,该算法因采用了测试用例技术而具良好的灵活性.

基于RTL行为模型的测试产生及时延测试方法(英)

寄存器传输级(RTL)测试产生及时延测试是当今集成电路(IC)测试技术中亟待解决的问题和研究的热点.首先从IC逻辑测试的测试产生和IC时延测试方法这两个方面系统地综述了测试产生和时延测试领域迄今为止的主要研究成果.在RTL行为描述的测试产生方面,提出了新的RTL行为模型的描述方法:行为阶段聚类描述,并提出了基于聚类的测试产生技术.将这些技术集成到RTL级ATPG系统ATCLUB中,在提高测试产生效率及缩短测试长度方面效果显著.在IC时延测试方面,提出了一种新的可变双观测点的时延测试方法。基于该方法提出了新的时延故障诊断方法,实现和完善了可变双观测点的时延测试系统DTwDO.DTwDO提供了从时延测试到故障诊断等一系列测试工具,有效减少了测试通路数,提高了故障覆盖率,并有很高的故障定位成功率.

基于RTL级硬件木马的检测方法

随着集成电路产业的飞速发展和产业布局的改变,交由第三方设计制造的芯片越来越流行,如何保证芯片设计安全成为了人们日益关注的问题.对此,以目前硬件木马检测的主要方法为背景,以AES木马为基准电路,从RTL级语言结构出发,依据perl语言强大的文本匹配能力,提出了一种基于Verilog IEEE标准的RTL级硬件木马的分析方法,以期从源头上保证硬件木马设计的安全性.

SystemC在Turbo码实现和验证中的应用

在简述SystemC的设计方法和流程的基础上,针对SystemC在硬件芯片系统级设计和寄存器传输级设计的特点,以Turbo编码器为对象和开发目的,研究了SystemC基于寄存器传输级设计的可实现性,利用SystemC的模块化功能,通过分析Turbo编码器的结构与信号流图,进行建模仿真直到最后完成划分硬件模块与编程并在FPGA完成其实现与验证,充分证明了SystemC完全适用于基于寄存器传输级设计的IC应用。此外,此设计将系统级设计与寄存器传输级设计的工作合二为一,大大节省了开发的流程时间。