一个新的基于radix-4从左到右编码的标量乘算法

椭圆曲线标量乘是椭圆曲线密码系统中最关键、最耗时的运算,因此如何快速高效实现标量乘运算是研究的重点。目前常见的标量乘算法有:double-and-add算法,NAF算法,MOF算法等,但它们都是基于radix-2编码表示的,无论采用何种编码,倍点运算的次数都不变,减少的只是点加(或点减)运算的次数。提出一个基于radix-4表示的新的编码方法,并提出一个基于radix-4表示的标量乘算法,通过用四倍点运算代替倍点运算,且编码是从左到右(即从最高位向最低位)进行,编码和主计算可以合并,提高实现效率并节省内存空间。实验结果表明,该算法较经典的double-and-add算法能够提高效率30%以上。

一种新的基-4SOVA译码算法

SOVA(Soft Output Viterbi Algorithm)类算法因其译码时延远低于MAP类算法已成为Turbo码的实用译码算法,为了进一步减小译码延迟,提高译码速度,该文在简单分析基-4Max-Log-MAP算法的基础上,提出了一种新的基-4SOVA算法,并进行了完整的数学推导。该算法的关键是提出了一种新的可信度更新方法,可实现编码网格图中两步状态转移合并后的可信度的更新。仿真结果表明,新算法的误码率性能非常接近基-4Max-Log-MAP算法,当自适应引入外信息系数后,逼近基-4MAP。而且新算法具有译码延迟小、存储资源占用少等优点,达到了与计算复杂度的良好折中。

基-4FFT处理器的优化设计与应用

快速傅里叶变换(fast Fourier transform,FFT)因其高效而广泛应用于信号处理系统。文章通过分析按时间抽取的基-4FFT算法,针对1024点设计了一款5级流水线型FFT处理器。在处理器结构中每级内采用蝶形运算单元的分时复用方法降低了硬件资源消耗;在5级连接结构设计中采用流水线技术提高算法处理速度。该处理器采用现场可编程逻辑门阵列(field programmable gate array,FPGA)进行验证,结果表明,在50 MHz的条件下,11.9μs即可完成1024点运算,通过光电容积脉搏波检测应用验证了其正确性。

基于CORDIC算法的基4DIT-FFT处理器的设计

随着海洋开发和信息产业的发展,高速、大容量、高可靠性的水声通信系统成为研究热点。论述了一种用于水声通信系统中的基4DIT-FFT处理器的设计。该设计利用CORDIC算法优化蝶形运算单元,将复数乘法转换为硬件易于实现的加、减、移位运算,并通过Matlab对伸缩系数与旋转系数进行预处理,大大加快了运算速度且降低了系统复杂性。在此基础上设计了一种1024点12位的基4DIT-FFT处理器。

基于CORDIC的基4-IFFT/FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT/FFT算法,只需加减法和移位即可实现乘法。在Quartus II上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在Cyclone II系列的开发板上完成硬件实现。实验结果表明,对于1 024点的FFT运算,该文给出的算法相比于级联结构可节省55%的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。

高性能基4快速傅里叶变换处理器的设计

研究并设计高性能基4快速傅里叶变换(FFT)处理器。采用基4算法、流水线结构的蝶形运算单元,提高了处理速度,使芯片能在更高的时钟频率上工作。运用溢出检测状态机对每个蝶形运算单元输出的数据进行块浮点检查,确保对溢出情况进行正确判断。验证与性能评估结果表明,该FFT处理器具有较高性能。

基于FPGA的激光测距系统中基4算法的FFT研究

文章提出了利用可编程逻辑器件FPGA通过硬件来实现快速傅立叶变换(FFT)的基4算法,提出了采用两个蝶形运算器同时并行计算,每次蝶形运算按顺序进行的结构,将并行处理与顺序处理相结合,提高并行度和数据吞吐量,每次蝶形运算时间不超过1μs,完成整个256点复数FFT运算大约需要120μs左右,同时又节省资源。该方法在激光矿井提升机位置跟踪系统中应用取得了良好效果。

基于FPGA的64点FFT处理器设计

采取基-4按频率抽取FFT算法,设计一种可在FPGA上实现的64点、32位长、定点复数FFT处理器。基-4蝶形运算单元中采用六级流水线设计,并行处理4路输入/输出数据,能极大地提高FFT的处理速度。该设计采用VHDL描述的多个功能模块,经ModelSim对系统进行逻辑综合与时序仿真。实验证明,利用FPGA实现64点FFT,运算速度快,完全可以处理高速实时信号。

具有蝶型单元的FFT在FPGA上的实现

描述了一种使用FPGA实现FFT处理器的方法,基于按时间抽取(DIT)基-4算法,采用4组RAM并行为蝶型单元提供数据,使用交换器对数据进行重行排序。实验结果表明,该方案保证了运算正确性、运算精度和实现复杂度。提出了两种改进的设计思路及方法,使处理器可以获得更高的处理速度。

现代雷达中的高速FFT设计

针对FFT专用处理器无法满足现代雷达高速实时信号处理的要求,提出了四种高速FFT的设计方案。方案在分析比较各种FFT算法的基础上,兼顾速度、资源和复杂度三个方面,选用基4算法,利用CORD IC算法产生旋转因子,点数和字长均可灵活配置,工程可实现性强。设计方案的性能分析和硬件实现验证了设计方案的有效性,适应现代雷达的不同处理要求。

OFDM系统中傅里叶变换的硬件实现方法

在宽带OFDM系统中,FFT处理器是一个重要组成部分。文章介绍了一种适合OFDM系统的高效FFT处理器的VLSI设计方法,针对高效的特点采用了改进的Radix-4DIT算法,乒乓RAM的设计思想,以及流水线结构。根据Radix-4算法的特点,在基4运算单元CU(Computing Unit)设计,存取地址混序,每级迭代控制,数据对齐等方面也有一些特点。文章针对256点,36bit位长,浮点复数进行FFT运算。目前,此FFT处理器已经通过了FPGA验证,处理能力为100MSPS。

基于FPGA的高速定点FFT算法的实现

针对高速实时信号处理的要求,提出一种基于现场可编程门阵列(FPGA)实现64点高速定点快速傅里叶变换(FFT)算法的方法。该方法从运算速度和实现复杂度两方面综合考虑,采用基于按时间抽取的Radix-4算法的三级流水线结构,每级将乘法器的旋转因子输入端固定为常数值,而不是作为变量从ROM中读取,从而减少ROM的读取时间。另外,为了避免溢出,还采用块浮点结构表示数据,节省了大量的硬件资源。从实验结果看,可以满足对数据高速实时处理的要求。

IEEE802.11a下Viterbi译码器仿真与实现

针对IEEE802.11a协议物理层高速卷积码解码器最高54M速率的需求,设计了高速Viterbi译码器。首先提出一种新型基四的Viterbi译码算法,采用大量存储器代替运算逻辑单元,提高速度;同时对回溯算法也作了改进,使用IP核双口RAM完成高速回溯。接着通过算法仿真完成算法的验证,采用优化的硬件实现方案,以64路全并行结构完成了高速基四算法的Viterbi译码器的设计,并将该设计应用到实际工程中。

不同运算机制下FFT计算精度分析

主要研究定点、块浮点和浮点运算机制下,频域抽取基4算法的精度问题。首先分析了定点、块浮点、浮点等运算机制下,基4算法基本运算单元中数据不同表现形式及输出截位规则。然后利用MATLAB平台建立了定点与块浮点FFT仿真模型,以噪信比作为FFT输出精度指标,研究输出精度与输入信号范围、算法参数之间的关系。仿真表明,输入为随机序列时,定点与块浮点FFT输出噪信比与输入信号幅值范围、输入序列长度及算法输入位宽有关。此结论可用以解决实际工程中小信号频谱失真问题,在工程分析与设计中具有重要参考价值。

基于FPGA的FFT算法硬件实现

设计了一种基于FPGA的1024点16位FFT算法,采用了基4蝶形算法和流水线处理方式,提高了系统的处理速度,改善了系统的性能。提出了先进行前一级4点蝶形运算,再进行本级与旋转因子复乘运算的结构,合理地利用了硬件资源。对系统划分的各个模块使用VerilogHDL进行编码设计。对整个系统整合后的代码进行功能验证之后,采用QuartusⅡ与Matlab进行联合仿真,其结果是一致的。该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力,在数字信号处理领域有广泛应用。

基于高速FFT结构的频域抗干扰算法的FPGA实现

提出了一种基于高速FFT结构的算法硬件设计与实现,FFT采用基4算法,旋转因子采用CORDIC算法生成,节省了存储资源,最后在硬件平台上测试,取得了很好的抗干扰效果.

32位低功耗高速乘法器设计

采用Verilog HDL硬件描述语言,设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计,进一步提高了乘法的运算速度。另外,在设计中加入了操作数隔离、门控时钟等低功耗设计技术,从而大幅度减少了电路功耗。采用SMIC 0.18μm CMOS工艺,使用Synopsys的Design Compiler工具对电路进行逻辑综合。结果显示,最坏情况下的时间延迟为3.9ns,系统时钟频率可达256MHz,功耗小于37m W。

基于FPGA的FFT处理器的设计与实现

对FFT处理器的实现算法-频域抽取基4算法做了介绍。介绍一种以FPGA作为设计载体,设计和实现一套集成于FPGA内部的FFT处理器的方法和设计过程。FFT处理器的硬件试验结果表明该处理器的运算结果正确,并且具有较高运算速度。该方法具有设计简单灵活,体积小等优点,可用于雷达处理、高速图像处理和数字通信等应用场合。

单路频域窄带抗干扰算法及FPGA实现

为了降低频域窄带抗干扰算法实现的资源消耗和应用成本,首先对传统两路的重叠加窗窄带抗干扰算法进行分析,提出了一种单路频域窄带抗干扰算法.该算法增加一个数据存取过程,通过对输入数据的复用,完成了传统两路的抗干扰处理,优化了信号处理流程,减少了算法的计算量.最后对算法进行了在现场可编程门阵列(FPGA)实现,在实现过程中为了不提高对工作时钟的要求,设计了专用数据存取模块的,使其能分开输出奇偶两路数据,并在傅里叶变换(FFT)模块中定制了并行蝶形运算单元.改进的硬件架构不仅能够降低功耗,而且存储资源消耗只相当于传统两路实现方法一半.因此本文提出的算法及其实现方法可以在低配置的FPGA上实现,极大的降低了硬件成本.

OFDM系统中低存储可配置的(Ⅰ)FFT的设计与实现

文章提出了一种OFDM系统中高速、可配置、低存储的(Ⅰ)FFT处理器设计方法。该方法采用了按频率抽取的基4流水线结构实现高速运算,利用单个原位同址运算RAM及CORDIC算法实现低存储运算,通过改变流水线的级数实现多种点数的(Ⅰ)FFT运算。整个设计通过FPGA实现。在外部时钟为100 MHz时,处理器计算一次4096点、13位长数据FFT的时间约为103μs,所消耗的存储器仅为106 Kb。