用于GEM-TPC探测器读出芯片的10 bit20 MSPS SAR ADC设计

随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

基于分时复用SAR ADC的Zoom ADC

为了在增加有限硬件开销的基础上实现更高的信号噪声抑制比、提高面积利用效率,提出一种基于分时复用SAR ADC的动态zoom ADC。同时提出一种提取粗量化模拟残差并前馈的无源实现方案,不需要有源求和运放的设计,避免了普通无源求和信号的衰减,减小了粗量化部分量化噪声泄露引起的“毛刺”。整体电路分为粗量化和细量化两部分进行设计,粗量化由3位异步SAR ADC实现,细量化由二阶3位量化的sigma-delta调制器实现。基于0.18μm CMOS工艺、3.3V供电电压,在1MHz采样频率下、1kHz带宽内,消耗76μA电流,得到信噪失真比和FOM的具体值,验证了设计的可行性。

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。

Noise-shaping SAR ADC的研究综述

随着物联网系统、传感器等领域的快速发展,越来越多的通信电子产品走向市场。模数转换器(ADC)作为连接模拟和数字世界的桥梁,在集成电路系统中占有十分重要的地位。在市场需求和集成电路制造工艺快速迭代的双重驱动下,ADC芯片向更高速度、更高精度、更高能效的方向发展。噪声整形(noise-shaping)逐次逼近型(SAR)模数转换器因其电路结构简单,能够在实现小面积的同时达到较高的转换精度,与低功耗、高精度的应用场景相适应,逐渐成为当前集成电路设计中的研究热点。本文对当前国内外noise-shaping SAR ADC的相关研究进行充分的调研,从研究背景、研究现状和发展趋势3个方面进行分析与总结。

工艺-电压-温度综合稳健的亚1 V 10位SAR ADC

采用0.11-μm CMOS工艺设计了一款10位亚1 V工艺-电压-温度(Process-Voltage-Temperature,PVT)综合稳健的逐次逼近寄存器型(Successive-Approximation-Register,SAR)模数转换器(Analog-to-Digital Converter,ADC)IP核.由于SAR ADC数字化程度较高,为了降低整体功耗,采用小于标准电压的亚1 V供电.然而,对于异步SAR ADC,在低压下面临严峻的PVT不稳健问题,传统采用固定延迟电路的方式无法应对所有的PVT偏差,会导致ADC良率下降.提出一种用于异步SAR ADC的可配置延迟调控技术,采用3输入译码器调节延迟电路的电流,以满足ADC在多种PVT组合下所需的延时,在TT,SS,FF,SF,FS这5种工艺角,0.9~1 V供电范围和-40~85℃的温度范围下,均取得了良好的动态特性.在0.95 V供电,采样速率为200 kS/s时,总功耗为2.24μW,FoM值仅为16.46 fJ/Conv.-step.

一种基于分段冗余电容阵列的高速SAR ADC

高速中等精度的模数转换器是通信系统中重要的组成部分。本文提出了一种基于分段冗余电容阵列的高速逐次逼近型模数转换器(SAR ADC)设计方案。该设计方案通过引入分段冗余电容阵列,在降低了面积和功耗的同时,克服了高速采样下,DAC不完全建立对ADC性能的影响。所设计的两级动态比较器,通过噪声分析可知,在满足高速性能的前提下,提高了ADC的精度。基于SMIC55nm CMOS工艺,本文实现了一种12-bit 100-MS/s的SAR ADC。在1.2V电源电压和100MS/s的采样频率,差分输入接近满摆幅下,前仿真结果为SNDR为73.27dB,ENOB可达11.87bit。

基于新型环形放大器的低功耗Pipelined SAR ADC

针对流水线型逐次逼近模数转换器(Pipelined SAR ADC)中残差放大器的核心运放功耗过高,从而严重限制ADC能效上限的问题,本文提出了一种新型的基于CMOS开关的自偏置全差分环形放大器(CMOS Self-biased Fully Differential Ring Amplifier,CSFRA),来替代传统运放。CSFRA通过引入CMOS开关自偏置和全差分结构,同时在非放大时序中关断电路,降低了残差放大器功耗。基于所提CSFRA,配合可降低开关功耗的检测和跳过切换方案,设计了一款12 Bit 10 MS/s的Pipelined SAR ADC。该电路基于MXIC L18B 180 nm CMOS工艺实现,实验结果表明,在10 MS/s的采样率下,该电路的SFDR和SNDR分别为75.3 dB和61.3 dB,功耗仅为944μW,其中CSFRA功耗仅为368μW。

一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC

设计了一个10位分辨率,20 MS/s采样率的逐次逼近型模拟数字转换器(SAR ADC)。该电路通过采用分段式电容阵列设计,缩短了量化过程中高位电容翻转后所需要的稳定时间,从而提高了量化速度。此外,还提出了一种新颖、高效的比较器校准方法,以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造,核心面积为0.2135 mm^(2)。实际测试结果表明,在1.8 V电源电压、20 MS/s采样频率下,该ADC的信号噪声失真比(SNDR)达到了58.24 dB。

一种12位5.5 MS/s同步FLASH-SAR ADC的设计

该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。

基于Simulink噪声整形SAR ADC的建模

基于MATLAB中的Simulink库实现了噪声整形SAR ADC的行为级建模并对模型进行仿真分析,着重分析了采样热噪声、采样时钟抖动、比较器噪声、电容失配等非理想因素对ADC系统性能的影响。为了设计实现13.5位噪声整形SAR ADC,并满足信息噪声及失真比(Signal-to-Noise-and-Distortion Radio,SNDR)为83 dB的性能指标,需要保证采样热噪声在0.5 LSB以内、时钟抖动在1 ns以内、比较器噪声在2.5LSB以内、电容失配在0.2%以内。实验证明,所完成的建模工作对噪声整形SAR ADC实际电路的设计具有一定的指导意义。

一种10bit低功耗SAR ADC设计

设计了一种10 bit、1 MS/s低功耗SAR ADC,在传统SAR ADC的基础上改进了电容阵列的算法,加入了高位隔离开关,改进了栅压自举开关的电路。采用SMIC 55nm CMOS工艺实现了电路,工作电压为1.2 V,在采样频率为1 MHz,输入信号频率为16.601 kHz时,有效位数(Effective Number of Bits,ENOB)为9.82位,信噪比(Signal to Interference plus Noise Radio,SNDR)为60.91 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为72.92 dB,得到平均功耗为1.38μW,优值为1.34 fJ/convertion-step。

一种可校正的12位C2C电容阵列混合结构SAR ADC

提出了一种可校正的12位C2C电容阵列混合结构逐次逼近型模数转换器(SAR ADC),其数模转换器(DAC)由低6位分裂式C2C DAC阵列与高6位二进制DAC阵列构成。提出的混合结构DAC既解决了中高精度二进制SAR ADC中总电容过大的问题,又避免了分段式二进制DAC分数值桥接电容无法与单位电容形成匹配的问题。该结构能显著降低整个ADC的动态功耗。此外,将高位终端电容和低2~6位量化电容拆分成相等的两个电容,引入冗余量,使得该ADC的电容权重可以被校准,降低了电容失配以及寄生电容的影响。最后,为了避免电容上极板复位信号因电容阵列容值大而导致的延时偏大问题,采用高6位DAC采样的方式,并在高6位DAC中引入单位电容大小的终端电容,弥补了参考电压区间不完整的缺陷。仿真结果显示,在1.5 V电压下,该ADC总体功耗仅为111.84μW,ENOB为12.49位,SFDR为91.46 dB,SNDR为76.97 dB。

数字自校准12-bitSAR-ADC的系统级设计与仿真

逐次逼近模数转换器(SAR-ADC)具有低功耗和小面积的特点.针对12-bit SAR-ADC,对其中的电阻-电容式DAC的输出电压误差进行了分析,并给出了相应的校准算法,以提高SAR-ADC的精度.基于该电路结构和校准算法,搭建了MATLAB/Simulink系统级模型,经仿真验证,校准后ADC的静态特性和动态特性均得到了显著改善,DNL和INL分别减小约1LSB和2LSB,ENOB约增加1bit.

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。

一种集成SAR-ADC的电容式MEMS陀螺仪高精度模拟接口电路(英文)

提出一种为MEMS振动陀螺仪设计的驱动和检测接口电路。第一步采用通用级和TIA得到低噪声C／V转换，同时集成采样率1．25MS／s的14位SAR．ADCs，将驱动和感应模式的信号转换到数字域。采用这种策略，模拟电路的复杂性被降低，数字域的信号可以更精确操作。此接口适用于共振频率为3～15kHz的MEMS陀螺仪。此电路在0．18μm CMOS工艺流片。实验结果显示，在3．5kHz频率下，输出电容的噪声密度为0．03aF／√Hz。

用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC（英文）

设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18μm 1P4M工艺下制造实现,芯片面积为0.204 mm^2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 d B;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipelineSAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5μm,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。