基于Biogeography的SoC测试Wrapper扫描链设计算法

基于IP(intellectual property)核的系统级芯片的测试已成为SoC(system on chip)发展中的瓶颈,提出了一种采用BBO(biogeography based optimization)算法的Wrapper扫描链设计方法,使得Wrapper扫描链均衡化,从而达到IP核测试时间最小化的目的。本算法基于群体智能,通过实施迁徙操作和变异操作,实现Wrapper扫描链均衡化设计。本文以ITC'02 Test bench-marks中的典型IP核为实验对象,实验结果表明本算法相比BFD(best fit decrease)等算法,能够进一步缩短Wrapper扫描链,从而缩短IP核测试时间。

基于平均值余量的Wrapper扫描链平衡算法

测试问题已成为SoC发展过程中的瓶颈,提出一种新的Wrapper扫描链平衡算法以期缩短IP核测试时间。算法首先计算Wrapper扫描链长度平均值,再结合特定的余量值,计算得到一个取值区间,记该区间为平均值余量;然后将IP核的内部扫描链按其长度降序排列,每次均将最长的内部扫描链添加到某条Wrapper扫描链上,直到该Wrapper扫描链长度在平均值余量所指定的区间内为止。以ITC'02 SoC Test Benchmarks内的所有测试集为对象完成的实验证明本算法能极其有效的通过扫描链平衡设计缩短IP核测试时间。

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.

一种改进的层次化SOCs并行测试封装扫描单元

测试封装是实现SOC内部IP核可测性和可控性的关键,而扫描单元是测试封装最重要的组成部分.然而传统的测试封装扫描单元在应用于层次化SOCs测试时存在很多缺点,无法保证内部IP核的完全并行测试,并且在测试的安全性,功耗等方面表现出很大问题.本文提出一种改进的层次化SOCs测试封装扫描单元结构,能够有效解决上述问题,该结构的主要思想是对现有的扫描单元进行改进,实现并行测试的同时,通过在适当的位置增加一个传输门,阻止无序的数据在非测试时段进入IP核,使得IP核处于休眠状态,保证了测试的安全性,实现了测试时的低功耗.最后将这种方法应用在一个工业上的层次化SOCs,实验分析表明,改进的测试封装扫描单元比现有扫描单元在增加较小硬件开销的前提下,在并行测试、低功耗、测试安全性和测试覆盖率方面有着明显的优势.

基于SoC芯片测试结构的研究

由于芯片规模的快速增长,给测试技术带来了新的挑战。结合系统芯片SoC测试结构的描述,对其核心部分测试外壳Wrapper和测试访问机制TAM做了论述,介绍了几类典型的测试访问机制TAM,分析其特点。同时对SoC的测试规划问题进行了讨论,指出了目前SoC测试面临的问题。

3D SoC并行测试中TAM调度优化设计

提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。

一种“基准量+裕量”拆分重组的扫描链平衡算法

SOC技术的迅速发展,使得芯片测试技术面临重大的挑战,为了降低测试成本、减小测试时间,IP核扫描链平衡设计尤为重要。提出基于"基准量+裕量"拆分重组的扫描链平衡算法,选取一基准块作为标尺的基本单位,并对各内扫描链长度进行测量,拆分内扫描链的基准量和裕量,再通过"近似封装、重组"两阶段优化确定IP核的封装结果。主要思想可分为4步:首先结合内扫描链的长度(记为L),计算出合适的扫描链基准块(记为L_Block),作为标尺基本单位;其次利用基准块衡量各内扫描链长度L,得到基准量(记为L'),并计算L'与L的裕量(记为ΔL),再依据基准量的大小对L'及ΔL进行归类,此过程称为"拆分";然后将L'按自大至小的顺序分配至当前最短的封装扫描链中,确定扫描链基本封装结构,此过程称为"近似封装";最后将ΔL按照分配灵活度及平衡度升序的顺序与L'重组内扫描链,负裕量重组至当前最长封装扫描链中,正裕量重组至当前最短封装扫描链中,此过程称为"重组",最终得到封装结果。该方法通过对ITC’02 SOC标准测试集进行实验,得到更平衡的分配结果。

基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。

三维IP核测试封装扫描链多目标优化设计

SoC(system on chip)中的测试封装(test wrapper)设计是个NP hard问题,针对该问题提出了一种采用MOFA(multiobjective firefly algorithm)的三维测试封装扫描链设计方法,使得封装扫描链均衡化以及使用TSV(through silicon vias)资源最少,从而达到IP核测试时间最小化和TSV费用最少的目的。本算法基于群体智能,通过实施个体位置更新操作进行寻优,从而实现三维测试封装扫描链的多目标优化设计。以ITC'02 Test benchmarks中的典型IP核为实验对象,实验结果表明本算法相比NSGAII(nondominated sorting genetic algorithm II),能够获得更好的Pateto最优解集。

基于IEEE 1500标准的IP核测试壳的设计与验证

IEEE 1500标准对测试壳行为和芯核测试语言进行规定,可有效解决嵌入式IP核测试复用的问题.研究了IEEE 1500标准的测试机制,以ISCAS’89Benchmark S349电路为例,详细设计了符合IEEE 1500标准的测试壳,并对测试壳的全部测试模式进行验证.结果表明,测试壳电路在所有指令下正确有效.实现了测试壳自动生成工具,经Benchmark电路验证,工具能正确生成符合IEEE 1500标准的测试壳电路.

基于IP核的芯片级测试结构研究

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化。