SRIO总线技术研究及其FPGA实现

针对Series Rapid IO(SRIO)总线在嵌入式系统方面的应用,根据FPGA资源丰富、设计灵活的特点,设计了一种基于Xilinx FPGA的SRIO总线接口实现方案。编写用户逻辑程序,使用FPGA IP核对SRIO总线数据进行接收、解析和发送。详细论述了硬件设计要点和软件流程,对SRIO总线协议进行了简要介绍,描述了SRIO总线的本地端点和远端端点的访问的实现过程。通过试验测试了SRIO总线速度,验证了SRIO接口工作的正确性。

SRIO设备互操作性测试流程及平台构建

为实现串行RapidIO(SRIO)高速总线测试方法,分析SRIO设备互操作性测试的基本原理和测试流程,研究官方提供的测试案例技术细节。介绍测试的软硬件平台,讨论用户自行开发平台时需要考虑的问题。根据理论分析,采用相关软件进行测试实验。结果验证了该思路的可行性,为建立更加完整的SRIO测试方法提供保障。

一种低时延的串行RapidIO端点设计方案(英文)

提出一种可兼容V1.3版本规范的低时延端点实现方案。在该方案中,输出和输入路径上的多数模块工作在直通模式以产生稳定的低时延。对于事务接口,请求和响应可以通过不同的用户定义端口输入并共享传输路径,而且同时发起的事务能在安全的仲裁机制下保持有序传送。为了防止无效的数据传输,废弃的事务包将会被改进的4队列式缓冲模块撤销。对于串行物理接口,1x/4x链路能为事务包和控制符号提供可靠的数据传送,并实现流量控制、错误检测及恢复等关键的链路管理功能。与参考设计相比,此方案能获得更低的传输时延和更高的数据吞吐率。此方案的功能和性能已通过FPGA平台的验证,因此能满足下一代高速嵌入式互连的应用需求。