基于45 nm SOI CMOS的56 Gbit/s PAM-4光接收机前端设计

在光接收电路设计中,光电二极管的寄生电容以及大的输入电阻会导致接收机带宽下降,造成严重的符号间干扰(Inter-Symbol Interference,ISI)。噪声性能是高速跨阻放大器(Transimpedance Amplifier,TIA)最重要的指标之一,跨阻值决定系统的噪声性能,同时也限制了数据速率。针对100G/400G互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)光接收机应用,基于45 nm绝缘衬底上的硅(Silicon-On-Insulator,SOI)工艺设计了一种采用四电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM-4)、工作速率为56 Gbit/s(28 Gbaud/s)的低噪声光接收机前端放大器。小带宽TIA和用于带宽拓展的跨导/跨导(g_(m)/g_(m))放大器组成两级接收前端,在改善噪声性能的同时有效提高了带宽。采用反相器结构来增大先进CMOS工艺下的跨导和改善线性度。可变增益放大器(Variable Gain Amplifier,VGA)采用折叠Gilbert结构设计,采用并联峰化电感来提高带宽。整体电路的增益动态范围为51.6~70.6 dB,-3 dB带宽达到20.1 GHz;等效输入噪声电流密度为17.3 pA=Hz^(12);电路采用GF 45 nm SOI CMOS工艺实现,在1.1 V和1.3 V电源电压下功耗为65 mW;版图核心面积为600μm*240μm。

CMOS/SOI 4Kb SRAM总剂量辐照实验

研究了 CMOS/ SOI 4 Kb静态随机存储器的抗总剂量辐照性能 .CMOS/ SOI 4 Kb静态随机存储器采用 1K×4的并行结构体系 ,其地址取数时间为 30 ns,芯片尺寸为 3.6 mm× 3.84 m m ;在工作电压为 3V时 ,CMOS/ SOI 4 Kb静态随机存储器抗总剂量高达 5× 10 5Rad(Si) 。

全耗尽CMOS/SOI工艺

对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5～ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5～ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5

采用CoSi_2SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了 Co Si2 SALICIDE结构对 CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响 .通过与多晶硅栅器件对比进行的大量辐照实验表明 ,Co Si2 SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻 ,而且对 SOI器件的抗辐照特性也有明显的改进作用 .与多晶硅栅器件相比 ,采用 Co Si2 SALICIDE结构的器件经过辐照以后 ,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善 .由此可见 ,Co Si2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一 .

全耗尽CMOS／SOI技术的研究进展

ＳＯＩ材料技术的成熟，为功耗低、抗干扰能力强、集成度高、速度快的ＣＭＯＳ／ＳＯＩ器件的研制提供了条件。分析比较了ＣＭＯＳ／ＳＯＩ器件与体硅器件的差异，介绍了国外薄膜全耗尽ＳＯＩ技术的发展和北京大学微电子所的研究成果。

CMOS/SOI64Kb静态随机存储器

对一种 CMOS/ SOI6 4Kb静态随机存储器进行了研究 ,其电路采用 8K× 8的并行结构体系 .为了提高电路的速度 ,采用地址转换监控 ( Address- Translate- Detector,ATD)、两级字线 ( Double- Word- L ine,DWL)和新型的两级灵敏放大等技术 ,电路存取时间仅 40 ns;同时 ,重点研究了 SOI静电泄放 ( Electrostatic- Discharge,ESD)保护电路和一种改进的灵敏放大器 ,设计出一套全新 ESD电路 ,其抗静电能力高达 42 0 0— 45 0 0 V.SOI6 4KbCMOS静态存储器采用 1.2 μm SOI CMOS抗辐照工艺技术 ,芯片尺寸为 7.8m m× 7.2

CMOS/SOI工艺触发器单元的单粒子实验验证与分析

针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.

薄膜SOI／CMOS的SPICE电路模拟

鉴于ＳＰＩＣＥ是目前世界上广泛采用的通用电路模拟程序，且具有可扩展模型的灵活性，我们通过修改ＳＰＩＣＥ源程序把新器件模型──ＳＯＩＭＯＳＦＥＴ模型移植入ＳＰＩＣＥ中，通过我们的模拟工作，证实了我们模型的正确性和电路实用性，分析了器件参数对ＳＯＩ／ＣＭＯＳ电路速度的影响，这些结论可以很好地指导电路设计和工艺实践．

超高速CMOS/SOI51级环振电路的研制

利用CMOS/SOI工艺在 4英寸SIMOX材料上成功制备出沟道长度为 1μm、器件性能良好的CMOS/SOI部分耗尽器件和电路 ,从单管的开关电流比看 ,电路可以实现较高速度性能的同时又可以有效抑制泄漏电流 .所研制的 5 1级CMOS/SOI环振电路表现出优越的高速度性能 ,5V电源电压下单门延迟时间达到 92ps,同时可工作的电源电压范围较宽 ,说明CMOS/SOI技术在器件尺寸降低后将表现出比体硅更具吸引力的应用前景 .

基于全耗尽技术的SOI CMOS集成电路研究

介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明:与同类体硅电路相比,工作频率提高三倍,静态功耗仅为体硅电路的10%,且电路的101级环振总延迟时间也仅为体硅电路的20%,实现了电路对高速低功耗的要求。

薄膜全耗尽CMOS／SOI──下一代超高速Si IC主流工艺

本文较为详细地分析了薄膜全耗尽ＣＭＯＳ／ＳＯＩ技术的优势和国内外ＴＦＣＭＯＳ／ＳＯＩ器件和电路的发展状况，讨论了ＳＯＩ技术今后发展的方向，得出了全耗尽ＣＭＯＳ／ＳＯＩ技术将成为下一代超高速硅集成电路主流工艺的结论。

自对准硅化物CMOS／SOI技术研究

在ＣＭＯＳ／ＳＩＭＯＸＳＯＩ电路制作中引入了自对准钴（Ｃｏ）硅化物（ＳＡＬＩＣＩＤＥ）技术，研究了ＳＡＬＩＣＩＤＥ工艺对ＳＯＩＭＯＳＦＥＴ单管特性和ＣＭＯＳ／ＳＯＩ电路速度性能的影响．实验表明，采用ＳＡＬＩＣＩＤＥ技术能有效地减小ＭＯＳＦＥＴ栅、源、漏电极的寄生接触电阻和方块电阻，改善单管的输出特性，降低ＣＭＯＳ／ＳＯＩ环振电路门延迟时间，提高ＣＭＯＳ／ＳＯＩ电路的速度特性．

SiGe沟道SOI CMOS的设计及模拟

在 SOI(Silicon on Insulator)结构硅膜上面生长一层 Si Ge合金 ,采用类似 SOICMOS工艺制作成具有Si Ge沟道的 SOICMOS集成电路。该电路不仅具有 SOICMOS电路的优点 ,而且因为 Si Ge中的载流子迁移率明显高于 Si中载流子的迁移率 ,所以提高了电路的速度和驱动能力。另外由于两种极性的 SOI MOSFET都采用 Si Ge沟道 ,就避免了只有 SOIPMOSFET采用 Si Ge沟道带来的选择性生长 Si Ge层的麻烦。采用二维工艺模拟得到了器件的结构 ,并以此结构参数进行了器件模拟。模拟结果表明 ,N沟和 P沟两种 MOSFET的驱动电流都有所增加 。

注F^+加固CMOS/SOI材料的抗辐射研究

向SIMOX材料的SiO2埋层或Si/SiO2界面注入170 keV F+,进而制成CMOS/SOI材料,采用60Co g 辐射器辐照并测量材料的I-V特性。结果表明:向CMOS/SOI材料埋层注入F+离子,能提高CMOS/SOI材料的抗电离辐照性能。而且,注入F+的剂量为11015cm2时,材料的抗辐照能力较强。这对制作应用于电离辐射环境的COMS/SOI器件极其有益。

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45

基于CMOS SOI工艺的射频开关设计

采用0.18μm CMOS SOI工艺技术研制加工的单刀双掷射频开关,集成了开关电路、驱动器和静电保护电路。在DC^6GHz频带内,测得插入损耗0.7dB@2GHz、1dB@4GHz、1.5dB@6GHz,隔离度37dB@2GHz、31dB@4GHz、27dB@6GHz,在5GHz以内端口输入输出驻波比≤1.5:1,输入功率1dB压缩点达到33dBm,IP3达到42dBm。可应用于移动通信系统。

低压高速CMOS/SOI器件和电路的研制

采用全耗尽CMOS／SIMOX工艺成功地研制出了沟道长度为0．5μm的可在1．5V和3．0V电源电压下工作的SOI器件和环形振荡器电路．在1．5V和3．0V电源电压时环振的单级门延迟时间分别为840ps和390ps．与体硅器件相比，全耗尽CMOS／SIMOX电路在低压时的速度明显高于体硅器件，亚微米全耗尽CMOS／SOI技术是低压低功耗和超高速集成电路的理想选择．

部分耗尽CMOS/SOI工艺

对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40

SiGe SOI CMOS特性分析与优化设计

基于全耗尽SOI CMOS工艺,建立了具有Si Ge沟道的SOI MOS器件结构模型,并利用ISE TCAD器件模拟软件,对Si Ge SOI CMOS的电学特性进行模拟分析。结果表明,引入Si Ge沟道可极大地提高PMOS的驱动电流和跨导(当Ge组分为0.3时,驱动电流提高39.3%,跨导提高38.4%),CMOS电路的速度显著提高;在一定的Ge总量下,改变Ge的分布,当沟道区呈正向递减式分布时,电路速度最快。

0.5μm SOI CMOS器件和电路

研究了 0 .5μm SOI CMOS器件和电路 ,开发出成套的 0 .5μm SOI CMOS工艺 .经过工艺投片 ,获得了性能良好的器件和电路 ,其中当工作电压为 3V时 ,0 .5μm 10 1级环振单级延迟为 42 ps.同时 ,对部分耗尽 SOI器件特性 ,如“浮体”效应、“kink”