减少TLB失效开销提高64位Linux系统性能的方法

针对64位的Linux提出了一个减少TLB失效开销的方法——FAST_TLB_REFILL（快速TLB重载入）。测试结果表明，这种方法可以将TLB失效处理时间减少30％以上，对TLB失效比较频繁的程序会有1％～7％的性能提高。

龙芯处理器上的TLB性能优化技术

TLB(translation look-aside buffer)是分页式虚拟存储系统用于加速虚实地址转换的必不可少的性能优化部件.TLB处于访存的关键路径上,对系统性能有着至关重要的影响.同时TLB失效开销大,是龙芯处理器的系统性能瓶颈.因此,优化系统TLB的性能对于龙芯处理器系统性能的提升意义重大.实现了龙芯处理器上通过减少TLB失效次数以及降低TLB失效开销的TLB性能优化方法而分别采用的超页技术和软TLB技术,以及结合龙芯3号处理器新增的锁L2cache功能,进一步优化了的软TLB技术.

基于北大众志-863 CPU系统芯片的多级TLB性能研究

通用微处理器是现代信息产业中的核心技术之一 ,它可以广泛应用到国民经济的方方面面 .本文针对超深亚微米通用微处理器中的多级TLB设计开展研究 .通过踪迹驱动仿真 ,对不同的TLB架构进行了大量的分析比较 ,在分析了失效率、尺寸和设计复杂度等因素后 ,进一步参考北大众志 86 3系统芯片的实际运行技术参数 ,引入到仿真结果中进行了实际性能分析和计算 ,得出了指导性的结论 .对于性能相近的同类微处理器设计也具有较好的借鉴意义 .

嵌入式处理器TLB设计方法研究

以处理器的TLB(Translation Look-aside Buffer)部件为研究对象,探讨嵌入式处理器TLB部件的高能效设计方法.用龙芯1号这款有代表性的真实处理器为设计模型,通过对功耗、面积、关键路径和性能等多方面的试验分析,提出了新颖的TLB低功耗设计方法.在经过改进后的TLB设计中,TLB部件的RAM部分的面积减少了50%,功耗降低了92.7%,整个TLB部件的面积减少了23.7%,功耗降低了28.5%,而电路延迟几乎没有增加,处理器的性能也没有受到影响.这充分说明改进方案是非常实用而有效的.

菌株TLB15发酵培养基的优化及其发酵液的杀虫活性

采用正交试验对菌株TLB15的摇瓶发酵培养基进行了优化,结果表明:优化后的培养基为玉米粉3%、豆粉2%、蔗糖1%、硫酸铵0.1%、磷酸氢二钾0.3%、磷酸二氢钾0.2%、七水硫酸镁0.04%。采用10L小型发酵罐发酵48h后活菌数达4.52×109 cfu·mL-1,产芽孢率为90%。室内生物测定结果表明,菌株TLB15发酵液在药后72h对小菜蛾2龄幼虫和甜菜夜蛾2龄幼虫的校正死亡率为66.93%和69.07%。

高性能微处理器TLB的优化设计

虚拟存储是现代微处理器系统必不可少的存储模式。在虚存模式下,虚拟地址到物理地址的变换是流水线中最频繁的核心服务,容易处于决定处理器时钟周期的关键路径上。为加快虚存的访问,现代高性能微处理器实现了一种硬件地址映射结构:转换后援缓冲器(简称TLB);在分析TLB传统的地址映射机制的基础上,提出了基于虚区域和Cache块标记的预验证技术,结果表明该技术优化了TLB的设计,避免了TLB访问时延成为访存的瓶颈。

一种高速TLB的设计与实现

为了加快微处理器中线性地址向物理地址转换的速度,提出了一种高速TLB结构。结构采用全定制的CAM阵列和SRAM阵列,并根据CAM和SRAM单元的输出特点设计了精巧的读出放大逻辑,有效提高了TLB的读出速度。经流片测试,表明设计正确可靠,能够保证地址转换延时在1ns左右。

一种低功耗预比较TLB结构

介绍了一种低功耗TLB结构。这种结构的思想是基于程序局部性原理,结合Block Buffering[1]技术,并对CAM结构进行改造,提出一种预比较TLB结构,实现低功耗的TLB。并且采用Simplescalar 3.0模拟该TLB结构和几种传统的TLB结构的失效率。通过改进的CACTI3[2]模拟结果显示:提出的TLB结构比FA-TLB平均功耗×延迟降低约85%,比Micro-TLB降低80%,比Victim-TLB降低66%,比Bank-TLB降低66%以上。从而,所提出的TLB结构可以达到降低功耗的目的。

网络计算机典型应用程序的d-TLB行为分析

网络计算机是瘦客户计算模式下的一种交互式信息设备,其上的典型应用程序行为分析对于处理器设计、系统开发有着重要意义。本文基于北大众志网络计算机平台,详细分析了d-TLB结构和页面大小等配置参数的变化,对典型应用程序d-TLB失效率和d-TLB失效导致的性能损失等所产生的影响。实验结果阐明了北大众志系统芯片中TLB部件在自身结构和多种页面支持等方面的设计原理和优势。

基于ARM7TDMI的TLB组织结构及存储保护设计

基于ARM7TMDI嵌入式处理器内核设计了一种兼容ARM720T存储管理机制的转换后备缓冲器(TLB)组织结构,建立了TLB的Verilog仿真模型,设计了相对应的存储保护模块。该TLB采用64页表项全关联结构,同时支持多种页转换方式和页表项命中控制,并且通过复用设计节省了硬件资源。通过整合TLB、存储保护模块和ARM7TMDI的仿真模型,采用VCS仿真软件进行仿真验证,结果证实了设计的有效性和正确性。

程序行为分析指导TLB低功耗设计

TLB(Translation Look-Aside Buffer,变换旁视缓冲器)是存储管理单元中完成访存地址转换的核心。但研究发现TLB工作时可以消耗微处理器芯片约17%的功耗。因此,TLB低功耗设计已经引起研究者的重视。通过对经典基准测试集程序访存行为的详细分析和仿真可知,在页面非连续访问时,页面间隔统计参数能够很好地指导TLB的低功耗设计。从这一角度出发,提出了低功耗的TLB设计方法。实验结果显示,改进后的TLB片上功耗明显降低。

Cache中TLB的设计及优化

当今微处理器的设计中,为了加快虚拟地址向物理地址转换的速度,通常使用地址转换后备缓冲器TLB(translationlookasidebuffer)来加快地址转化的速度.本论文基于逆向设计,提出了一种可行的TLB结构,可完成地址转换的功能,并从硬件上支持了不同大小的页表格式.此外,通过引入DVS技术将TLB存储单元中的漏电功耗减少90%以上.

嵌入式处理器的TLB电路设计

为了提高基于虚拟存储技术的嵌入式处理器的性能,本文提出了一种用于高效加速地址转换的TLB电路结构。该电路采用64-en tries的全关联结构,硬件支持基于段及不同大小页的转换方式。通过VCS和N anosim联合仿真对电路结构和性能进行了验证,仿真结果表明,系统中加入TLB电路以后性能有显著的提高。

基于多页的龙芯2F软TLB重载入异常处理改进

龙芯2F系统在TLB替换处理上开销较大,现有软TLB技术从减少TLB重载入异常处理时间方面考虑,利用软TLB来缓存TLB表项,提高替换处理中Cached命中率,减少了重载入异常处理时间。为进一步提高TLB效率,设计采用多页技术提高TLB的覆盖率,减少TLB替换次数,进而减少重载入异常处理的次数,达到提高系统性能的目的。

基于预测缓存的低功耗TLB快速访问机制

基于存储器访问局部性原理,提出了一种基于预测缓存的低功耗转换旁置缓冲器(TLB)快速访问机制。该机制采用单端口静态随机存储器(SRAM)代替传统的内容寻址存储器(CAM)结构,通过匹配搜索实现全相连TLB的快速访问,在两级TLB之间设计可配置的访问预测缓存,用于动态预测第二级TLB访问顺序,减少第二级TLB搜索匹配的延时,并有效降低第二级TLB访问功耗。采用该机制明显降低了TLB的缺失代价,当第一级TLB缺失时访问第二级TLB的平均访问延时接近1个时钟周期,约为原有平均访问延时的20%,增加的面积开销仅为原内存管理单元的1.81%左右,具有低成本、低功耗的特征。

一种适用于通用CPU的高命中率、低功耗TLB

为了提高 CPU的速度和更有效的管理物理内存 ,一般都采用转换查找缓冲器 (TLB)将虚拟地址转换为物理地址。文中介绍一种适用于 3 2位通用 CPU的 TLB结构。这种 TLB采用组相联映射、两种页粒度结构 ,采用静态存储结构作为其基本存储单元 ,同时应用了静态存储单元的低功耗设计来降低 TLB的功耗。

浅谈TLB

TLB是什么?可能有些玩家知道这个名词,不就是CPU里的一个缓冲区吗?在WCPUID中还可以看到TLB的一些信息,什么条目数呀,联合的路数呀?对,没错,但具体它们是如何工作的,相信没有多少人知道。本文会对TLB进行比较详细的说明,文章先从最近新推出的P4 2.8G说起。

基于高速缓存资源共享的TLB设计方法

针对嵌入式处理器中旁路转换缓冲(TLB)功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次数,降低了功耗;利用高速缓存的结构特性动态扩展TLB表项,扩大对物理内存的映射范围,提升TLB命中率.进一步提出了一种复用缓存替换策略的TLB表项的编码加锁方法,减少页面抖动,缓和TLB表项与指令、数据的资源冲突.实验结果表明:与传统的TLB设计相比,应用本方法的嵌入式处理器的功耗下降28.11%,面积减少21.58%.

基于双TLB的二进制翻译访存性能优化

现有二进制翻译系统主要采用纯软件的方法实现访存指令模拟,用于目标访存指令的翻译后代码规模过高,导致模拟效率低下。针对该问题,提出一种高效的龙芯二进制翻译系统,设计一种双翻译后备缓冲(TLB)结构,通过在CPU核中新增一个专门用于转换宿主机地址的硬件TLB,实现由硬件直接进行地址转换,并通过降低用于X86访存指令的翻译后代码规模减少模拟开销。实验结果表明,与采用纯软件模拟方法的二进制翻译系统相比,优化后的内存拷贝性能提高约100倍,模拟X86Linux内核的启动时间缩短19.12%。

利用内存映射连续性提高TLB地址覆盖范围的技术评测

定义并评测典型基准测序程序内存映射中的连续性分布,验证程序的内存映射中普遍存在多样的连续性(混合连续性)。对利用内存映射连续性提高TLB翻译覆盖范围的技术进行评测,发现混合连续性的存在能够限制现有技术在真实场景中的实际效果。