基于TSPC的4/5双模前置分频器设计

针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz^2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。

基于E-TSPC技术的10 GHz低功耗多模分频器的设计

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。

两种新型低时钟摆幅TSPC触发器

为了降低时钟系统的功耗，提出了2种适合于低功耗应用的基于真单相时钟（TSPC）锁存器的低时钟摆幅触发器：一种是低时钟摆幅边沿触发TSPC触发器（LCSETTFF），另一种是低时钟摆幅脉冲触发TSPC触发器（LCSPTTFF）以及它的几种改进形式。这2种触发器都具有结构简单、功耗低并能降低时钟网络功耗的优点。利用0．18μm CMOS工艺在HSPICE中的仿真表明，与传统的触发器相比，LCSETTFF可以使功耗降低42％，而提出的几种形式的LCSPTTFF可以使功耗和功耗延时积分别降低45％～60％和11％～27％；此外，LCSETTFF和LCSPTTFF的时钟网络功耗可分别降低约56％和78％。实验还表明该文所提出的触发器在嵌入逻辑以提高电路总体性能方面有明显的优势。

Au衬底的制作及Co(Ⅱ)TsPc/Au的表面增强喇曼散射研究

在表面增强喇曼散射(简称SERS)活性最突出的三种衬底Ag、Cu及Au中,Ag和Cu不仅由于增强效果好,更由于衬底制作的成本低廉,方法多样,而在SERS研究中被广泛使用。相比之下,尽管Au性能稳定,不易氧化,而且在红光激发下具有与Ag和Cu相媲美的增强效果,但终因成本昂贵,制作方法单一等因素的存在,在很大程度上限制了对Au衬底的选用。

基于真单向时钟正沿触发寄存器的边沿触发器设计

针对锁相环电路中鉴频鉴相器(PFD)和分频器传输速度的问题,设计搭建了一种基于真单向时钟正沿触发寄存器(TSPC)的边沿触发器。实现了在1 GHz频段高速传输的功能,且结构简单、传输延迟短和功耗低等优点。传统的主从式D触发器(MS DFF)采用多个传输门和反相器级联的结构,传输延迟大且有较大的传输功耗,锁相环电路也因此受到极大的限制;而基于TSPC的D触发器采用动态逻辑架构,将传输的数字信息储存于动态刷新逻辑中,以极简单的结构和较少的晶体管实现了信息储存和传输的功能。在仿真软件中对两种结构的DFF分别进行仿真,仿真得出所设计的TSPC DFF在500 MHz频率下传输延时为70 ps,而传统MS DFF在同样环境传输延时为120 ps,TSPC DFF较于MS DFF在高频传输下有着明显的优势。

基于新型双模分频器的低功耗多模分频器

提出了一种基于新型源耦合逻辑或门的双模分频器和一种基于双D触发器的双模分频器。与传统的基于与门逻辑的双模分频器相比,基于新型源耦合逻辑的双模分频器减少了一级堆叠管,增加了采样开关管的过驱动电压,提高了工作速度。基于双D触发器的双模分频器比传统的基于4个D触发器的双模分频器节省近一半的晶体管,减小了芯片面积,降低了多模分频器的功耗。基于上述两种新型双模分频器架构,并引入分频比扩展技术,在0.18μm CMOS工艺下,实现了一种宽工作范围高速低功耗的多模分频器,分频范围为4～8192,工作频率范围0.8～2.7GHz,消耗电流1.25 mA。

应用于无线通信领域4.1 GHz锁相环的设计

在分析锁相环线性模型的基础上,分析了影响锁相环系统的各种因素,采用相应的优化方法设计了一款4.1 GHzLC锁相环。详细介绍了该锁相环中各模块电路(包括LC型压控振荡器,高速分频器,数字分频器,鉴频/鉴相器,电荷泵以及无源滤波器等)的设计,并且给出了仿真结果。其中高速分频器采用TSPC逻辑电路,速度快功耗低。该锁相环采用SMIC 0.18μm CMOS工艺设计,当VCO工作在4.1 GHz时,在频偏为600 kHz的相位噪声为-110 dBc。

热固性树脂基复合材料的资源化再利用进展

随着热固性树脂基复合材料的应用越来越广泛,其废弃物也越来越多,废弃物的资源化再利用成为产业界与社会面临的新问题。对热固性树脂基复合材料的资源化再利用进展进行了综述。首先概述了物理回收法与能量回收法,并对化学回收法进行了重点介绍;然后列举并总结了热固性树脂基复合材料废弃物在航空、汽车、休闲娱乐、建筑等领域的再利用现状;最后,总结了该领域目前所存在的问题,并提出了应采取的对策。

基于系数可调FFE的10Gb/s发送端的设计

采用SMIC 40nm CMOS工艺,设计了一种工作在10Gb/s的SerDes高速串行接口发送端电路,并创新性地提出了一种系数可调的FFE结构,使电路能适用于不同衰减的信道。电路主要模块为复接器、3阶FFE均衡器。复接器采用经典半速率结构,使用数字模块搭建,降低了功耗,并通过设计使采样时钟位于输入的最佳采样点,抑制了毛刺的产生。FFE均衡器采用结构简单的TSPC类型D触发器、低功耗的选择器和系数可调节抽头加法电路,使信号达到均衡效果,补偿信道的衰减。仿真结果显示,电路稳定工作于10Gb/s,在1.1V电源电压下功耗仅为30mW。

用于12.5Gbit/s SerDes系统锁相环倍频器设计

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

一种6GHz 831μA除以10/11双模分频器

本文基于目前流行的TSPC高速电路,利用状态机原理提出了一种可实现任意分频比的射频双模预分频器电路;并且提供了分频比为10/11的具体实现电路。在这个除以10/11分频器当中,基本的D触发器单元采用了目前流行的高速TSPC与E-TSPC结构,同时具备低功耗和高输入频率的特点。电路采用SMIC0.18μ mRFCMOS工艺,利用Cadence Spectre仿真显示,采用1.8V电源电压供电,环境温度为27℃时,最高的工作频率可达到6GHz,此时整个分频器消耗的电流仅为831μA。

高速双模前置分频器的速度优化设计

给出了一种新的高速动态有比CMOS D触发器的设计。在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构。经HSPICE模拟,在0.8mmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路。

14Gb/s高速串行接口发送端电路设计

介绍了一种采用SMIC 65nm CMOS LL工艺、工作在14Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作速度。线性均衡器具有较高工作频率和较低功耗,并能够提供适当的高频补偿。重点分析了数据和时钟信号之间的时序问题,并使用改进的时钟链路,保证电路在工艺、电源电压和温度变化时能正常工作。仿真中引入焊盘、键合线及PCB走线模型,模拟电路的实际工作情况。仿真结果显示,发送端电路能工作于14Gb/s;在1.2V电源电压下,功耗为80mW;当输出信号经过10cm的RLGC传输线后,50Ω负载上接收到的信号眼高为427mV,抖动为4ps。

2.4GHz动态CMOS分频器的设计

对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesinglephaseclock)和E-TSPC(extendedTSPC)技术的前置双模分频器电路。该分频器大大提高了工作频率,采用0.6μmCMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW。

一种新的2.45GHz频率综合器设计与实现

提出了一种新的基于数字FLL的高速、低功耗2.45GHz频率综合器结构,它由鉴频器、数字控制电路、电流控制振荡器组成.它采用高速鉴频器对振荡器输出信号计数实现鉴频,数字控制电路根据鉴频结果调节振荡器输出信号频率来实现输出信号频率与目标频率的锁定.高速分频器基于异步计数结构,降低了内部模块工作频率,使得系统性能稳定;数字控制电路采用逐次逼近算法,使得锁定速度快;基于差分电流饥饿延迟单元的电流控制振荡器采用电流-电容双控模式,使得输出频率调节范围宽、精度高.该电路结构简单,易于实现,版图面积为13 200μm2.在0.18μm工艺下,仿真结果显示,其锁定时间为14μs;输出频率调节范围为1~4.5GHz;输出频率锁定2.450GHz;功耗为4.622mW.

USB3.0中五分频电路设计

基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1.9 mW,采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率,此时功耗为0.2 mW,2种分频电路都满足USB 3.0规范要求,完全达到预期目标。

低功耗宽频频率源设计

针对通讯设备中对高速、低功耗频率源的需求,设计了一款片上集成VCO的频率源芯片。为了减小频率源芯片的功耗,N分频器采用了TSPC结构,而压控振荡器采用了可控尾电流的双负阻结构。同时为了弥补TSPC结构所带来的工作频率不高的缺点,设计了一个二分频器,将VCO输出信号降频之后,再作为N分频器的输入信号;最终采用0.13μm的RF CMOS工艺实现了一个频率覆盖范围4.8～8.0GHz、功耗不超过100mW的频率源芯片,经过实际测试,在闭环状态下,芯片输出信号6.5GHz和8GHz时,在1kHz频偏处的相位噪声分-90dBc/Hz和-86dBc/Hz,整体功耗为85mW(@8GHz)。

具有SLA结构的12位并行计数器架构的设计

针对高速电路中的高工作频率,低功耗且避免产生毛刺的需求,设计了的具有SLA结构的12位高速并行计数器。SLA结构使得工作频率相比于传统计数器更高,且避免产生毛刺。触发器是使用13个晶体管来实现的TSPC型D触发器,它所含晶体管数目少且速度快。该设计使用80 nm CMOS工艺,Cadence Virtuoso和HSPICE实现。结果表明:设计的计数器最差情况下工作频率为1.03 GHz,平均功耗为169.13μW。

浓缩组织蛋白康泰31CT在颗粒型肉制品中应用的研究

康泰31CT是索宝公司生产的浓缩组织蛋白,它与一般的大豆组织蛋白不同,一般的大豆组织蛋白的蛋白质含量为50%,康泰31CT蛋白质含量大于67%,并且为红色,有清淡的风味。1份康泰(Contex)31CT能够保住2.5～3份水,在热水与冷水中附水速度均很快,并且蒸煮后仍能保住水并具有很好的组织结构,红色还能保持不褪色,该红色为赤藓红,国家卫生部于2007年7月允许加入肉制品中。所以在香肠与罐头产品中,我们可以用附水的康泰31CT替代部分猪瘦肉,可以提高肉制品的质量并且降低成本。应用康泰31CT在颗粒型肠类产品中是一个很好的选择。

一种超低功耗5.8GHz双模前置分频器设计

基于目前流行的TSPC高速电路,利用TSMC90nm 1P9M 1.2V CMOS工艺设计了高速、低压、低功耗32/33双模前置分频器,其适用于WLAN IEEE802.11a通信标准。运用Mentor Graphics Eldo对该电路进行仿真,仿真结果显示,工作在5.8GHz时功耗仅0.8mW,电路最高的工作频率可达到6.25GHz。