基于VCR模型的空间相关信道下V-BLAST系统性能分析

本文研究了空间相关信道下V-BLAST系统的最大似然检测性能。本文的分析基于VCR信道模型,它可以描述本地相关和非本地相关同时存在的情形。通过推导成对错误概率的精确表达式,得出系统误比特率的联合界,并利用成对错误概率在高信噪比下的近似表达式,研究了系统的分集性能,最后用计算机仿真对理论分析进行了验证。

基于随机路由的高性能片上路由器设计与仿真

片上网络作为片上系统的互联机制,解决了多核芯片扩展性、时钟同步等方面的问题。高性能片上路由器作为片上网络的核心结构,已经成为一个重要的研究课题。提出了一种基于随机路由的高性能片上路由器的设计结构,实现了虚通道技术、随机路由算法、信元反馈机制。使用Verilog完成设计,通过Modelsim软件仿真后可以证明,该路由器能够正常运行,并满足功能和时序要求,同时,使用该片上路由器的片上网络的吞吐量和平均延迟性能较好。

适用于虚通道路由器的高性能round-robin仲裁器

分析了交换结构规模不同的2类典型的虚通道路由器体系结构,指出了交换结构规模对调度机制和仲裁器体系结构的显著影响.在轮转(round-robin)仲裁器PPE的基础上,提出了分别适用于上述2类路由器的改进型PPE仲裁器体系结构.改进型仲裁器将原有关键路径中的处理步骤转移到非关键路径中,并行实现了关键路径中的重要处理步骤,通过缩短关键路径改善了仲裁器的性能;同时通过调整仲裁流程消除了上述改进对资源成本的负面影响.基于TSMC 0.35μm CMOS工艺实现了不同规模的PPE和2种改进型仲裁器体系结构.实验结果表明上述2种改进型仲裁器比PPE仲裁器的性能分别提高12%和17%以上,并且在多数情况下同时减少了实现面积.

NoC中相邻虚通道循环共享的VOQ容错路由器设计

集成电路的不断发展使得片上系统遇到了不可逾越的瓶颈问题,片上网络因其具有良好的可扩展性、较高的通信效率和可靠性等优势成为了一种新型的互连架构,被研究者们广泛研究.路由器是片上网络中的关键部件,主要负责数据包的存储转发,影响着网络的整体性能,故对路由器的容错设计显得尤为重要.而路由器中缓冲区所占的面积较大,且常见的缓冲区容错方案都可能会产生头阻塞问题,因此需要设计一种容错路由器架构,既可以解决头阻塞问题,又能实现缓冲区容错.该文提出一种相邻虚通道循环共享的VOQ容错路由器设计,可以有效地容忍虚通道故障,在网络拥塞时能最大程度的保证缓冲区的利用率,且在路由器内部虚通道均故障时依旧可以保证整个网络的连通性.在基准VOQ路由器的基础上,该文通过增加多个多路选择器和数据分配器来实现相邻虚通道的共享,增加旁路总线来保证即使输入端口内部虚通道均故障,路由器依旧可用.当数据包所要发往的虚通道故障或者拥塞时,通过借用相邻虚通道或旁路来实现数据包的存储转发,达到了容错的目的,提升网络性能.同时,该文设计了一种基于双向队列的FIFO控制器,通过两套读写指针实现对借用虚通道数据包和非借用虚通道数据包的读写操作.双向队列的设计,保证了数据包在输出时依旧持有VOQ特性,这是绝大多数的缓冲区容错方案所没有的.实验结果表明,在无故障发生时,该文方案较VOQ路由器和multiple VOQ路由器而言平均延时有所降低,吞吐率有所提高;在故障发生时,该文方案的相邻VC因为可以借用,故较VOQ路由器和multiple VOQ路由器,平均延时分别降低了32.3%和23.3%,吞吐率也有所提高.该文方案没有增加额外的FIFO开销,硬件开销上因为双向队列和BIST检测模块的设计较参考文献方案有所增加,但是相对于其达到的性能而言,这种硬件开销的略微增加是可以接受的.在网络出现虚通道故障或拥塞时,该文方案的设计维持了VOQ特性不变,保证了整个网络的连通性,达到了较高的可靠性,系统整体性能较优.

低功耗片上网络路由器设计

针对片上网络路由器功耗问题,在系统级层次上对影响路由器功耗的虚通道数目、缓存深度和数据微片位数等关键因素进行了研究。提出了综合多种功耗关键因素以及虚拟通道共享交叉开关输入端口的功耗降低方法,设计实现了一种低能耗的NoC路由器。实验结果表明,与Alpha 21364路由器和IBM Infini Band路由器相比,所设计的路由器具有较低的功耗。

一种基于二步流控方法的片上动态虚通道路由器

片上硅面积和功耗受到严重限制,报文缓冲区容量也受到严重限制,如何高效使用报文缓冲区是NoC设计的关键问题之一.动态划分虚通道缓冲区是高效使用报文缓冲区的有效方法之一,但会增加拥塞程度,甚至出现无限拥塞的情况.提出一种基于二步流控方法的片上动态虚通道(DAVC)路由器,该二步流控方法将报文分成报文头和报文体两部分分别运用流控算法.实验结果表明:与静态虚通道(SAVC)片上路由器相比,在缓存容量相等的情况下,DAVC路由器能提高23.2%的吞吐率,传输延迟降低27.2%;在DAVC缓存容量减半的情况下可获得相近的性能,节省28.3%的面积与23.8%的漏电流功耗.

一种低延迟高带宽路由器芯片的研究

本文研究了三维环形拓扑结构高性能路由器芯片，该路由芯片能形成多计算机系统的开关网络。

基于FPGA的32位片上网络设计与验证

基于Stanford-No C模型设计实现了采用虚拟通道技术和虫孔交换策略的片上网络路由器。为输入缓冲队列结构路由器采用XY路由算法和信约(credit-based)机制实现数据微片的流控制,其虚拟通道和开关分配采用分离式输入优先分配,round-robin仲裁机制解决资源竞争问题。基于该路由器建立了32位数据位宽的4×4 2D MESH结构No C模型。仿真和测试结果表明,该片上网络占用资源少,最大工作频率为139 MHz,节点间最大吞吐率为4.46 Gbps。

PFR:一个基于平面的完全自适应路由器

互连网络路由器是MPP系统的关键部件，其性能优劣直接影响系统性能．路由器根据其所采用的路由算法可分为确定性和自适应路由器两种，其中自适应路由器有灵活性好、网络的通道利用率高和网络容错能力强等优点，正逐步为新一代的MPP系统所采用，但其工程实现难度较大．本文在mesh结构上，采用虫孔路由切换技术，给出了一个可扩展性好、自适应性强的基于平面的完全自适应路由算法PBFAA，并采用基于虚通道的综合流控策略，设计了一个高效简洁的完全自适应路由器PFR．

基于提前分配路径的低时延片上路由器结构

该文针对片上网络提出一种基于提前分配路径的低时延片上路由器结构(PAPR)。新路由器采用提前路由计算和提前分配路径来缩短路由器流水线深度。提前路由计算为虚信道提前分配提供了可靠保障,即使在虚信道路径提前分配失败的情况下,也不影响分组在网络中的传输时延。该文提出基于缓存状态的仲裁算法BSTS(BufferStatus)综合考虑当前节点缓存信息和下游节点缓存信息,不但降低了分组等待时延,而且降低了缓存空闲的概率。仿真结果表明,新路由器能明显改善网络的时延和吞吐性能,相比采用滑动迭代轮询仲裁iSLIP(iterativeRound-Robin Matching with SLIP(Serial Line Interface Protocal))算法的经典虚信道路由器,网络平均端到端时延降低了24.5%,吞吐率提高了27.5%;与采用轮询迭代RRM(Round-Robin Matching)算法的经典虚信道路由器相比,平均端到端时延降低了39.2%,吞吐率提高了47.2%。路由器硬件开销和平均功耗分别增加仅为8.9%,5.9%。

一种二维结构的互连路由设计与实现

针对阵列处理单元之间互连传输拥塞的问题,设计了一种在二维结构中互连的虚通道路由器模型。采用改进的自适应XY路由算法,智能地分配虚通道空闲资源,从逻辑上减少拥塞和等待时间,多路选择器交叉开关完成数据传输。通过ASIC设计,完成虚通道路由器硬件电路,应用Modesim工具进行仿真,达到网络互连传输的目的。

一个新的模块化NoC路由器设计

片上网络(NoC)作为复杂片上系统的有效解决方案,已经成为研究的热点。互连网络的性能很大程度取决于构建网络的路由器结构。基于时延、吞吐和可靠性等考虑,提出一种基于虫孔交换的模块化设计的路由器结构。该结构采用路径分组,使用更小的交叉开关,同当前设计相比,很大程度上减少了输出端口竞争。且该结构自身具有一定的容错功能。

SpaceFibre总线路由器的设计

为实现SpaceFibre标准协议中网络层的功能,提出一种以FPGA为核心的路由器设计方案。根据协议的规范,设计出5个端口的路由器,包括4个普通端口和1个配置端口,每个普通端口有4条虚拟通道。考虑到虚拟通道路由依然存在数据阻塞的可能,在交叉开关矩阵(CrossBar)结构上增添轮询仲裁的路由算法。用Verilog代码实现该路由器功能,使用XC6SLX9型号的FPGA进行Modelsim的仿真,验证了该设计方案的正确性和有效性。

基于k-ary n-mesh无虚通道的路由算法PAM

1 概述大规模并行处理系统中各计算结点均依靠机间互联网进行通讯和协调。影响网络通讯性能的因素主要有拓扑结构、流控策略和路由算法等。目前针对互联网的研究工作主要集中于k-ary n-cube这样一类规则互联网。网络有n维,每维上有k个结点,每维上第i(i∈[0,k—2])与第i+1个结点间有通道连接。当每维上第k—1与第0个结点间没有绕边(wrap-around)通道连接,该网络就是k-ary n-mesh。

低延时SpaceFibre路由器设计

针对SpaceFibre星载数据网络中超高速数据交换的应用需求,提出低延时可重构SpaceFibre路由器设计方案。采用多模式包头识别状态机,支持完整的路由器功能;利用并行映射,降低映射延时;通过可重构混合机制仲裁器,提高仲裁方式的灵活性,缩短仲裁延时。在型号为XC7Z100FFG900-2的FPGA上对该方案进行实现,实验结果表明,该路由器功能完备,最大工作频率为240.96MHz,占用寄存器和查找表资源分别为0.5%和2.02%。