基于FPGA的PLL动态配置设计与实现

介绍了Actel FPGA中PLL(Phage Locked Logic)的结构和相关特性,提出了一种基于Actel FPGA (Field Programmable Gate Array)的PLL动态配置的原理方案,并给出了一个具体的实现系统。本系统仅通过外部和Actel APA600相连的少数控制线,就可以在输入66 MHz的时钟条件下,对PLL进行6 MHz～155 MHz范围内准确、快速地变频(变频值必须是PLL能产生的合法时钟频率值),在3μs内就可以得到想要的时钟频率。同时为了使输出的高速时钟稳定、可靠,还采用了LVDS(Low Voltage Differential Signaling)技术对时钟信号进行了处理。本设计系统具有接口简单、实时性强、稳定度高等特点,目前已成功应用到某电子学与信息处理系统中。