一种(5,2,3)网格码CMOS电路模拟译码器

基于后验概率算法,采用CMOS工艺,通过晶体管级的模拟电路设计,构造了完整的(5,2,3)网格码模拟概率译码器。详细分析了部分单元电路的工作原理,并给出了模拟译码器的译码性能。当信噪比大于4.8dB时,对于950KHz的输入信号,输出没有错误。当输入信号为6MHz时,误码率约为10^(-4),工作速度最大可达20MHz。在5V工作条件下,译码器功耗为2.957mW。模拟结果表明,在速度一定的条件下,与采用数字电路实现的译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级。该文的设计方法也适用于设计Turbo码、LDPC码等的模拟概率译码器,有望在功耗和芯片面积等方面得到良好的改善。

Turbo码的Simulink建模及性能测试

针对Turbo码编译码器结构复杂、仿真困难的问题,提出了一种完全基于Simulink模块的Turbo码仿真模型。编码器中,分量码采用循环系统卷积码,使分量码的奇序列与原始信息相同。译码器采用流水线译码方式,由Simulink模型库中的后验概率译码(A Posteriori Probability Decoder)模块构成,使译码过程变得直观和便捷,简化了编译码器的复杂性。通过仿真,分析了迭代次数、交织长度及不同译码算法对Turbo码性能的影响。结果表明,单比特信噪比(Eb/No)为2 dB时,误比特率(BER:Bit Error Rate)可以接近10-7;迭代次数增加到7次以后接近饱和;交织长度越大,Turbo码性能越好。

基于蝶形流程图的分组码最大后验概率软判决译码方法

该文提出了基于蝶形流程图的分组码最大后验概率软判决译码方法。该方法将分组编码所产生的所有可能码字与接收序列软信息的似然结果按特定的顺序分组,然后利用蝶形流程图来计算每位信息比特为0和1的概率,使用快速算法减少了累加计算量。对于(n,k)分组码进行最大后验概率软判决译码时采用蝶形流程图,在性能没有任何损失的情况下,累加计算量将从k(2k-2)减少到(3×2k-2k-4)。在该算法基础上,利用Log-MAP算法进行改进以利于硬件实现,并针对BCH码的系统编码进一步进行算法优化,将可能码字与软信息的似然结果计算减少一半,蝶形流程图中的第0级查表运算也减少一半。