Design of IRIG-B(AC) encoder based on FPGA

InterRange Instrumentation Group（IRIG-B（AC））code is usually used in the shooting range test for time information transmission and systems time synchronization.According to IRIG-B（AC）code format and modulation principle,this paper presents IRIG-B（AC）coding circuit design scheme based on field programmable gate array（FPGA）.The B（AC）code signal is generated by AD7245,a digital-to-analog（D/A）converter.After amplified,the signal can be used directly for system time synchronization,and the amplitude of the signal can be adjusted according to different requirements.The IRIG-B（AC）encoder designed has been verified by test.The test results show that it can output accurate time information and has higher practicality.

基于FPGA的级联编码系统的设计与实现

基于IESS-308标准设计了里德-所罗门码和卷积码的级联编码方案,解决了级联编码系统设计中的关键问题,提出了系统的同步策略,在现场可编程门阵列上实现了整个系统,并在硬件平台上对级联编码系统进行了性能测试。测试结果表明,实测值与理论值一致,从而验证了方案的正确性。该方案具有较强的通用性,经适当修改,可满足其他传输标准的要求。

基于FPGA的帧同步器的设计与仿真

帧同步器在遥测接收系统中占据着十分重要作用。帧同步器的精确性直接决定遥测系统解调数据的正确性,是影响遥测系统的可靠性重要因素。首先,介绍了帧同步器的原理进行。然后,讨论了几种可以作为帧同步码组的码组。最后,对基于FPGA的帧同步器进行设计和仿真。仿真结果表明,这种帧同步器具有低复杂度、高可靠性和高灵活性等优点。

基于FPGA的IRIG-B(DC)码的解码方案

IRIG-B码是国际上通用的时间码格式。传统的利用单片机对其进行解码,但是这样电路复杂而且难以维护升级。因此本文基于FPGA提出一种利用VHDL语言实现IRIG-B码的解码的实现方案。

基于FPGA的数字分接器及同步复接器设计

随着通信系统对数据传输容量和传输速率的要求越来越高,数字复接和分接技术在数字通信系统中的地位越来越重要,复接器和分接器成为通信系统中的基本器件,基于FPGA对其进行了建模和设计。用FPGA设计的分接器和复接器最大的优势是使用灵活,可以作为IP核集成到其他模块中,分接器和复接器的参数可以灵活调整。复接器是基于时分复用原理,把几路低速码流合并成合路高速码流,分接器是将合路高速信号还原成低速支路信号。用4路信号对复接器和分接器进行了测试验证,并给出了内部各个模块详细的时序图。测试结果表明,整个系统结构简单,处理延时小、工作效率高。

数据交叉连接系统中复用与解复用的设计

复用与解复用是现代通信系统中重要的部分,它提高了通信系统的有效性.本设计采用时分复用方式,首次基于FPGA实现三路异步数据与一路同步数据的复用与解复用.这种设计与传统的方式相比,提高了同步复用与解复用的速度,降低了系统的功耗.在数据交叉连接系统中的应用表明,系统满足设计指标要求,并且可以在不增大复杂度的前提下提高复用链路速率,增大复用通道数,扩展其性能.

卷积-RS级联译码器并行帧同步算法及实现

针对卷积-RS码级联译码器中的帧同步问题,提出了一种高速并行结构。该结构采用符号域同步算法替代传统的比特域同步算法,克服了传统级联译码器中帧同步器的速率瓶颈。该算法使用多路并行相关,再由状态机根据各路相关结果进行同步判断。设计中同时考虑了帧头容错和抗滑码功能。在Stratix II FPGA上,该帧同步器结构的实现可以达到1.2 Gbit/s以上的数据处理速率。