基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计。基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略。芯片经TSMC 0.18μm CMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求。

EPC Gen2标签数字电路时钟策略和协议一致性分析

时钟策略是影响EPC Gen2 RFID标签性能的重要因素。为了降低标签的功耗,系统时钟频率在满足协议要求的前提下应尽可能地低。但是,过低的系统时钟可能不满足协议一致性的要求。分析了不同时钟策略对标签数字电路的影响;提出了一种误差位移的方法来降低回发链路频率误差;设计了一种1.28MHz和2.56MHz频率的双时钟策略。与1.92MHz的单时钟策略相比,双时钟策略可以节约5.66%到9.44%的功耗(CMOS0.18μm工艺),并提供更大的解码裕量和回发链路频率裕量。