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不同计算机平台数据的存储机制与控制方法 被引量:8
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作者 唐磊 金连甫 《计算机工程与应用》 CSCD 北大核心 2003年第30期126-127,152,共3页
目前系统开发平台比较主流的是intel平台,sun平台和IBM平台。在编写系统或服务器程序中对变量的某些字节或某些位进行操作是非常频繁的,而各种平台上变量在内存中的存储机制又各不相同,使得取出特定字节或位比较麻烦,需要仔细分析特定... 目前系统开发平台比较主流的是intel平台,sun平台和IBM平台。在编写系统或服务器程序中对变量的某些字节或某些位进行操作是非常频繁的,而各种平台上变量在内存中的存储机制又各不相同,使得取出特定字节或位比较麻烦,需要仔细分析特定平台的存储机制才能得出正确的结果。当应用程序移植到不同平台时字节对齐(alignment)问题经常出现,稍有差错就有可能导致buserror等内存错误。该文透彻地说明了在intel平台,sun平台和IBM平台上数据及数据流的存储机制,以及如何避免出现类型强制错误。理解各种数据存储机制后在编写系统或服务器程序时存取数据流,不仅使编写跨平台程序变得容易,而且使操纵变量时出现的错误大大降低。文中所有示例程序均用C语言编写并在sunsparc工作站gcc编译器和IntelPentium台式机VC6.0编译器下通过测试。 展开更多
关键词 跨平台软件 高字节在低地址 低字节在低地址 数据对齐 编译器改变对齐 类型强制错误 位段访问数据流
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某货车疲劳载荷谱测量方法的分析 被引量:2
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作者 朱庆成 王军杰 赵婷婷 《机械设计》 CSCD 北大核心 2012年第1期20-25,共6页
车身疲劳开裂问题的分析与优化须以准确的受力输入为前提,针对用户目标路面进行的实际道路试验,是获取有效载荷谱最有效直接的方法。结合整车构造的受力状况和CAE车身分析输入需求,选择合适的测试安装硬点并对其进行加速度响应测量,同... 车身疲劳开裂问题的分析与优化须以准确的受力输入为前提,针对用户目标路面进行的实际道路试验,是获取有效载荷谱最有效直接的方法。结合整车构造的受力状况和CAE车身分析输入需求,选择合适的测试安装硬点并对其进行加速度响应测量,同时对车身关键开裂点进行应变信号测量,以对CAE分析结果进行有效性验证。将测量得到的信号,通过Labview/Matlab联合处理,为车身结构的CAE分析与优化提供数据输入和结论验证。 展开更多
关键词 疲劳开裂 加速度 字节序 应变
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嵌入式系统实验关于大小端转换方法的探讨 被引量:4
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作者 陈辉 周自立 《实验室研究与探索》 CAS 2008年第5期66-67,91,共3页
当前,大多数高校先后开设了嵌入式系统的实验课程。学生在做嵌入式系统的实验时,经常会遇到字节顺序的大小端转化问题。为能理解大小端的概念并解决相关问题,介绍了大小端及其常用的转换方法,提出一种无需修改程序而直接将程序移植到新... 当前,大多数高校先后开设了嵌入式系统的实验课程。学生在做嵌入式系统的实验时,经常会遇到字节顺序的大小端转化问题。为能理解大小端的概念并解决相关问题,介绍了大小端及其常用的转换方法,提出一种无需修改程序而直接将程序移植到新的平台上优化简单的方法,并设计一大小端转化实验,取得了良好的教学效果。 展开更多
关键词 嵌入式系统 字节顺序 大小端 转化
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数据类型研究及在数据流读取中的应用 被引量:1
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作者 夏显鄂 《电脑知识与技术(过刊)》 2015年第5X期1-3 5,5,共4页
为了提高数据流检验效率,论述了C语言中整型、实型、数组、结构体等各种数据类型的具体内容,在内存中的存储形式,和大小端字节序的判断及转换方法。应用数据类型的性质,提出了不需要重复编译的数据流读取应用,描述了用户操作接口,文件... 为了提高数据流检验效率,论述了C语言中整型、实型、数组、结构体等各种数据类型的具体内容,在内存中的存储形式,和大小端字节序的判断及转换方法。应用数据类型的性质,提出了不需要重复编译的数据流读取应用,描述了用户操作接口,文件读取基本开发流程,阐述了在一维和多维数组,或者在结构体文件等情况下进行解析等关键技术,取得了较好的使用效果,同样适用于网络数据流。 展开更多
关键词 数据类型 大小端字节序 数据流 词法分析 编译
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基于JESD204B协议支持大/小端模式的加扰器
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作者 姚佳 蒲杰 +1 位作者 何基 吴燕青 《微电子学》 CAS 北大核心 2019年第5期637-642,共6页
设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog... 设计了一种基于JESD204B协议、支持大/小端模式且具有旁路能力的四字节并行加扰器。在并行加扰/解扰原理的基础上,采用四字节并行处理技术,加快了扰码的产生效率。该加扰器支持大/小端模式,根据不同需求可自行选择不同模式。采用Verilog HDL语言对电路进行设计,利用Modelsim进行功能仿真,在Quartus II软件上进行实现。该加扰器可直接移植到基于JESD204B协议的收发器。 展开更多
关键词 JESD204B协议 大/小端模式 加扰器
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