基于Radix-4 Booth编码的乘法器优化设计

传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。

企业会展参与及展位面积选择的影响因素

利用2007—2011年对652家企业参与同一个会展的调查数据,运用Heckit等模型分析企业会展参与和展位面积选择的影响因素。研究表明:企业离参展地的距离、是否巡展和企业的规模、成立年限、营业收入都会影响企业的参展概率。而其中企业的营业收入是影响其展位面积选择的唯一因素。值得注意的是,如果只考虑参加会展企业的情况,距离参展地越远的企业选择的展位面积反而越大,可能原因是企业通过增加展位面积的方式来弥补距离带来的成本。

基于Radix-4 Booth编码的并行乘法器设计

速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。

16×16快速乘法器的设计与实现

为得到高性能的乘法器,本设计通过改进的Booth算法产生部分积,用一种Wallace树结构压缩部分积,并使用减少符号位填充和减少尾部0填充两种方法有效地减小了部分积压缩器的面积,最终通过超前进位加法器组得到乘积结果.采用SMIC0.18μm工艺库,由DC(DesignCompiler)综合,时间延迟可达到4.62ns,面积为23837μm2.

文摊理想与革命话语的暗合与断裂——赵树理创作与解放区文学关系新探

从文摊理想与革命话语的层面来重新审视赵树理创作与解放区文学的关系。赵树理的文摊理想在表层上刚好暗合解放区革命话语,但在深层意义上,他的问题小说与解放区的"歌德"文学又是断裂的。从文摊理想与革命话语的层面来重新审视赵树理创作与解放区文学的关系,可以深入清楚地看到两者在表层艺术形式上暗合、在深层精神上分裂的本质关系。这样能够对长期以来把赵树理看作解放区文学代表的观点作出如实的纠偏。

关于大型会展建筑展区电气设施设计探讨

本文结合规范与工程实例,对两个会展建筑展区内的展沟、展位箱等电气设施的设计要点进行了对比与总结。

国际会展中心电气设计实例介绍与分析

通过对比厦门国际会展中心二期~五期共4个工程的设计实例,介绍并分析比较国际会展中心建筑在不同的定位下采取不同的供配电系统设计方案。