基于CMOS多功能数字芯片的ESD保护电路设计

基于CSMC 2P2M 0.6μm CMOS工艺设计了一种ESD保护电路。整体电路采用Hspice和CSMC 2P2M的0.6μm CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M 0.6μm CMOS工艺完成版图设计,并在一款多功能数字芯片上使用,版图面积为1 mm×1 mm,参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标。

一种CMOS IC片上电源ESD保护电路

随着集成电路工艺的高速发展,特征尺寸越来越小,静电放电对CMOS器件可靠性的危害也日益增大,ESD保护电路设计已经成为IC设计中的一个重要部分。讨论了两种常见的CMOS集成电路电源系统ESD保护电路,分析了它们的电路结构、工作原理和存在的问题,进而提出了一种改进的电源动态侦测ESD保护电路。使用HSPICE仿真验证了该电路工作的正确性,并且在一款自主芯片中使用,ESD测试通过±3 000 V。

基于CMOS工艺的IC卡芯片ESD保护电路

介绍了 ESD保护结构的基本原理 ,并提出一个基于 CMOS工艺用于 IC卡芯片的保护电路。讨论了一些重要的设计参数对 ESD保护电路性能的影响并进行了物理上的解释。

深亚微米低压CMOS IC的ESD保护方法

详述了目前用于深亚微米ＣＭＯＳＩＣ的静电放电（ＥＳＤ）保护方法，比较了它们各自的特点，并详细阐述了栅耦合ＰＭＯＳ触发／ＮＭＯＳ触发横向可控硅（ＰＴＬＳＣＲ／ＮＴＬＳＣＲ）ＥＳＤ保护电路的工作原理。

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明:在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时,该保护电路不会导通,因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。

互补式金氧半(CMOS)集成电路的静电放电防护方法研究

在纳米CMOS集成电路中,静电放电(ESD,electrostatic discharge)防护能力随着组件的尺寸缩减而大幅地降低,传统的ESD防护电路设计及方法已不堪使用,所以在纳米制程中ESD防护组件的防护电路设计必需更加以改良。本文针对一个具有初始导通特性的片上(纯净)(already-on(native))NMOS(N-Metal-Oxide-Semiconductor,N沟道金属氧化物半导体)组件,研究其ESD组件特性,提出了其在纳米CMOS集成电路上的创新应用,提出already-on(native)组件的全芯片ESD防护电路架构,设计了全新的ESD防护电路。

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。

金属压焊点下面ESD结构的可靠性研究

研究一种制作在集成电路压焊点金属下面的以二极管为基本单元的静电放电保护结构。这样减小了为制作静电保护电路而消耗的面积。这种结构用金球或铝楔入压焊的方法。用三层或四层金属 CMOS 工艺制成。压焊后目检没发现不正常现象,电测试也没发现ESD 所造成的失效,这种结构通过了产品质量等级测试。

高增益高驱动能力的基准电压缓冲芯片的设计

为了解决当前CMOS基准电压缓冲器在驱动大电容负载电路时所面临的可靠性问题和性能瓶颈,提出一种高增益高驱动能力的基准电压缓冲芯片。该芯片采用CMOS缓冲放大器,结构包括折叠式共源共栅输入级、轨至轨Class AB输出级和推挽输出缓冲级。设计中加入了修调电路、Clamp电路及ESD防护电路。芯片面积为2390μm×1660μm。在SMIC 0.18μm CMOS工艺下进行了前仿真、版图绘制及Calibre后仿真。前仿结果显示:当负载电容为10μF时,电路实现了126 dB的高开环增益和97°的相位裕度,同时PSRR超过131 dB,噪声为448 nV/Hz@100 Hz及1 nV/Hz@100 Hz。后仿结果与前仿结果基本一致。总体结果表明,该电路具有高增益、高电源抑制比及低噪声等特点,同时拥有很高的输出驱动能力。因此,所提出的基准电压缓冲芯片可以用于驱动如像素阵列等具有大电容负载的电路。