应用于汽车FMCW雷达的超前进位锁相环研究

近年来汽车FMCW雷达广泛应用于新能源及智能网联领域,来测量外部目标的相对间距和速度。针对当前FMCW雷达系统灵敏度差、缺少灵活性、测量范围窄的问题,设计了一种应用于FMCW雷达领域的超前进位全数字锁相环。根据雷达对物体距离和速度的测量原理,采取集成电路芯片技术实现了对该环路结构的设计,利用Matlab软件搭建环路系统Z域模型并进行了稳定性分析对比,通过硬件描述语言(VHDL)编写环路程序,并联合调用Modelsim软件完成了仿真试验,最后结合仿真结果在硬件上验证设计的准确性。实验结果表明,基于超前进位的全数字锁相环有效提高了锁相频率,降低了系统延时,大幅度拓展了调频范围。

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构———顶层进位级联超前进位加法器 ,该结构将超前进位加法器 (CLA)底层进位改为顶层超前进位单元进位 .给出了顶层进位级联超前进位加法器延迟时间公式 .推导出该结构模块延迟时间公式、最大级联数Km(max) 、最优分组方案等重要结果 。

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。

超前进位加法器的延迟时间公式与优化设计

从门电路标准延迟模型出发 ,在超前进位加法器单元电路优化的基础上 ,给出了超前进位加法器延迟时间公式 ,阐明了公式中各项的意义 .推导出模块延迟时间公式、最大级联数 Km( max) 、最优分组方案等重要结果 .并与功耗、面积约束一起 ,归纳出超前进位加法器的优化设计规则 .

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源 (面积 )、速度、功耗的各个方面分析了超前进位加法器进位传输函数的 2种定义和基本单元电路及其 3种组合方案 .完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法 .

基于FPGA的算术逻辑单元设计

介绍了一种使用可编程逻辑器件 FPGA和 VHDL 语言进行 AL U设计的方法。并在加法器模块的设计中使用了超前进位的方法。使得所设计的 AL U具有很好的稳定性和较高的速度。

基于方块超前进位的快速进位跳跃加法器

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。

基于SET的并行加法器电路设计

加法器是运算器的重要组成部分,其运算速度、功耗等将直接影响系统的整体性能,单电子晶体管SET具有功耗低、延迟小等优点。在介绍分层CLA加法设计的基础上,从结构和底层电路两个方面着手对于SET的CLA加法器进行了优化设计,对电路进行PSpice仿真。结果表明,优化后的电路,晶体管数更少、功耗更低、延迟更小。

基于修正BOOTH编码的32×32位乘法器

本文描述了一种32×32位快速并行结构乘法器,介绍了基于修正布斯编码算法的部分积产生电路,并对部分积的符号扩展进行了简化。给出了基于4∶2压缩器的华莱士树的实现方法,在最后的快速进位链中采用64位快速超前进位加法器以提高乘法器的运行速度。并用PSPICE仿真工具对其进行了功能验证和仿真。通过仿真分析比较,该32×32位乘法器的速度比传统的32位基于Wallace/Dadda的乘法器的速度快18.9%。

基于组间进位预测的快速进位加法器

为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器。将参与加法运算的大数进行分组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组产生的进位状态判断最终结果。性能分析表明,该进位加法器实现1 024位大数加法运算的速度较快。

超前进位加法器优化设计的结构参数约束

在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nf anin(m ax)、扇出Nf anout(m ax)的约束公式.公式给出了超前进位加法器结构参数(ljm、Mj)在优化设计中的约束,为超前进位加法器的优化设计规则奠定了基础.

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器。当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时。已用PSPICE仿真工具对其进行了功能验证和仿真。通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势。

采用交流能源的低功耗CPL电路

从改变CMOS电路中能量转换模式的观点出发,研究CPL电路在采用交流能源后的低功耗特性.在此基础上提出了一种仅由nMOS构成的低功耗绝热电路--nMOS Complementary Pass-transistor Adiabatic Logic(nCPAL).该电路利用nMOS管自举原理对负载进行全绝热驱动,从而减小了电路整体功耗和芯片面积.nCPAL能耗几乎与工作频率无关,对负载的敏感程度也较低.采用TSMC的0.25 μm CMOS工艺,设计了一个8-bit超前进位加法器和功率时钟产生器.版图后仿真表明,在50～200 MHz频率范围内,nCPAL全加器的功耗仅为PAL-2N电路和2N-2N2P电路的50%和35%.研究表明nCAPL适合于在VLSI设计中对功率要求较高的应用场合.

专用进位链优化设计

作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。

基于IEEE754浮点数的快速反码加法器设计

由于IEEE754标准的浮点数在计算机中是以原码的格式存储的,为了将浮点运算的结果转换成原码,最快的方法是使用反码运算系统。试应用超前进位和反码运算系统原理设计了单精度浮点数的快速的阶码减法器和尾数加法器/减法器。

基于功能复用的高性能ALU设计

算术逻辑单元(ALU)是处理器中不可或缺的重要部分,可以进行两输入逻辑和加减法运算。设计了一款通用数字信号处理器中使用的高性能ALU。提出了一种高效的逻辑与算术运算复用的电路结构,提高复用度的同时,减少了ALU的面积。并提出一种融合进位选择和超前进位加法器结构的优化进位链设计,该进位链可以提高加法器的速度,并同时支持数字信号处理器的双16位运算。

TC^2CLA的混合模块延迟公式及优化序列

为提高长加法器的运算速度,扩展操作位数,提出了一种加法器结构——混合模块顶层进位级联超前进位加法器(TC2CLA).该结构将层数Mj>1的CLA模块底层进位级联改为顶层超前进位单元进位级联.在CLA单元电路优化和门电路标准延迟时间tpd的基础上,由进位关键路径推导出混合模块TC2CLA的模块延迟时间公式,阐明了公式中各项的意义.作为特例,导得了相同模块TC2CLA的模块延迟时间公式.并得出和证明了按模块层数递增级联序列是混合模块TC2CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列.这一结论成为优化设计的一个设计规则.还给出了混合模块级联序列数的公式和应用实例.TC2CLA和CLA的延迟时间公式表明,在相同模块序列和不等待(组)生成、传输信号的条件下,最高位进位延迟时间及最高位和的最大延迟时间减小.

混合模块无等待时间序列超前进位加法器设计

在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器。给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质。并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器。实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的。

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。